설계절차에 대해 질문이 있습니다
일반적으로 탑 다운 방식의 설계를 할 때
상위 수준의 언어로 원하는 동작, 알고리즘을 설계한 후,
(C언어 같은 것이 될까요?)
RTL 수준의 Verilog 등으로 설계한다면
맛비님께서도
먼저 Vitis상에서 돌릴 c언어 코드를 먼저 기술하신 뒤에
verilog 모듈을 만드신 건가요?
답변 1
0
안녕하세요 :)
HW 를 설계하려면, 특히 가속화 시킬 모듈이라면 golden 모델이 필요합니다. HW 가속화시킬 function이 HW 설계모듈과 동일한지 확인하기 위함 이구요. 굉장히 중요합니다.
동일한지 확인할 모델은 c, c++, system c system verilog 등등 다양한 언어가 될 수 있어요.
결론은 질문해주신 개념은 옳다. 하지만 vitis는 방법 중 하나일 뿐이다. 이렇게 말씀드릴께요.
즐공하세요 :)
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
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