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System IC과정에서 더 포함해야할 부분
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안녕하십니까 강사님. 다름아니라 Verilog HDL 부터 FPGA까지 전 강의를 듣고 궁금한 점이 생겨서 연락드립니다.
System IC 설계과정을 봤을 때 저희는 Font-end Design 부분에서
Behavioral Modeling,
RTL level HDL Modeling(Velilog HDL coding),
Functional Simulation(Vivado),
Logic Synthesis(Vitis)
과정을 진행했다고 생각하는데 맞는지 궁금해서 여쭤보고싶습니다.
혹시나 윗부분에서 틀렸다고 생각하시는 부분이나, System IC과정에서 더 포함해야할 부분이 있다면 가르쳐 주시면 감사하겠습니다.
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안녕하세요 :)
메일로 주셨는데, 질문게시판에 작성드립니다. (다른 수강생 분들도 같이 볼 수 있어요. ^^)
System IC 설계과정을 봤을 때 저희는 Font-end Design 부분에서
Behavioral Modeling,
RTL level HDL Modeling(Velilog HDL coding),
Functional Simulation(Vivado),
Logic Synthesis(Vitis) -> (Vivado 에서 합니다. Vitis 는 SW 작성을 위한 통합 Tool 이에요.)
혹시나 윗부분에서 틀렸다고 생각하시는 부분이나, System IC과정에서 더 포함해야할 부분이 있다면 가르쳐 주시면 감사하겠습니다.
System IC 설계과정 이란 키워드의 범위가 넓은데요. 범위를 그나마 좁혀드리면,
ASIC Flow를 공부하시면 좋을 것 같아요.
위에 적어주신 과정은 FPGA 사용에 관한 설계과정이구요.
ASIC 을 하기위해서 꼭 필요한 검증과정 중 하나입니다.
다음 링크 참고 부탁드려요.
칩 설계의 과정을 튜토리얼로 알 수 있으실 꺼에요.
https://www.allaboutvlsi.in/2020/12/asic-design-flow.html
즐공하세요 :)