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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 7장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 코드리뷰편

axi4 lite i/f write data 관련 질문 드립니다.

해결된 질문

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423

안녕하세요 맛비님.

axi4 lite code 리뷰 중 질문 있어서 글 남깁니다.

code line 274-279

slv_reg0-3은 레지스터로 알고 있는데 default로 저렇게 처리해주는 이유가 궁금합니다.

굳이 처리 안 해줘도 slv_reg는 자기 값 그대로 가지고 있을 것 같은데 latch 생성을 막기 위해서 저렇게 처리를 한건가요?

slv_reg의 값이 다시 slv_reg의 입력으로 들어가는게 잘 이해가 안되서요.

퀴즈

AXI4-Lite 인터페이스는 하드웨어 IP 제어 시 주로 어떤 목적으로 사용될까요?

대용량 데이터의 고속 스트리밍 전송

하드웨어 IP의 내부 레지스터 설정 및 상태 확인

메모리 간의 복잡한 데이터 전송 프로토콜 구현

여러 칩 간의 동기화되지 않은 통신

답변 1

지식공유자

안녕하세요 :)

해당 코드는 Xilinx 에서 제공해주는 Template 코드라 설계자의 정확한 의도는 잘 모르겠습니다.

하지만, slv_reg0~3 은 F/F 임으로 (latch 생성과 무관함), 다음 Default 부분이 삭제 되더라도 값을 유지합니다.

즉, 해당 부분 (질문자님이 동그라미 치신부분) 은 빠져도 무방합니다.

즐공하세요 :)

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