makefile 오류 관련 문제 질문 드립니다.

Question

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.   안녕하세요. 맛비님.   Makefile 3개 수정하고 빌드를 했는데 알 수 없는 오류가 나와서 질문 드립니다.     lab8_axi4_lite_app의 Debug안에 있는 makefile에서 에러가 발생한다고 나오는 것 같은데 아무리 봐도 무엇이 문제인지 모르겠어요.   저 Path에 있는 파일 전부 확인했는데 문제 없어보이는데 이런 에러는 어떻게 해결하는지 알 수 있을까요?   아래는 Vitis Log 중 ERROR에 해당되는 내용입니다..   13:43:14 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa" Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors. 13:43:14 ERROR : Failed to update application flags from BSP for 'lab8_axi4_lite_app'. Reason: null java.lang.NullPointerException at com.xilinx.sdx.sw.internal.SDxSwPlatform.<init>(SDxSwPlatform.java:305) at com.xilinx.sdx.sw.internal.SDxSwPlatform.create(SDxSwPlatform.java:214) at com.xilinx.sdx.sdk.core.util.SdkPlatformHelper.getSwPlatform(SdkPlatformHelper.java:61) at com.xilinx.sdx.sdk.core.build.SdkMakefileGenerationListener.getSwPlatform(SdkMakefileGenerationListener.java:160) at com.xilinx.sdx.sdk.core.build.SdkMakefileGenerationListener.syncAppFlags(SdkMakefileGenerationListener.java:78) at com.xilinx.sdx.sdk.core.build.SdkMakefileGenerationListener.preMakefileGeneration(SdkMakefileGenerationListener.java:48) at com.xilinx.sdk.managedbuilder.XilinxGnuMakefileGenerator.notifyPreMakefileGenerationListeners(XilinxGnuMakefileGenerator.java:91) at com.xilinx.sdk.managedbuilder.XilinxGnuMakefileGenerator.regenerateMakefiles(XilinxGnuMakefileGenerator.java:75) at org.eclipse.cdt.managedbuilder.internal.core.CommonBuilder.performMakefileGeneration(CommonBuilder.java:1006) 13:43:15 ERROR : Failed to compute checksum of hardware specification file used by project 'lab8_axi4_lite_app' 13:43:16 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa" Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors. 13:43:16 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa"ㄴㅁ Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors. 13:43:16 ERROR : Failed to openhw "D:/Xilinx/Workspaces/lab8_matbi/lab8_axi4_lite_project_vitis/lab8_axi4_lite/export/lab8_axi4_lite/hw/lab8_axi4_lite.xsa" Reason: ERROR: [Common 17-39] 'hsi::open_hw_design' failed due to earlier errors.

김상현 · Answer

네. 보니까 프로젝트 설정에 이상이 있는지 빌드 할 때 한 번씩은 저런 에러가 뜨더라구요.  그 후에 다시 빌드를 누르면 에러는 사라져요. 근데 이상하게 저 프로젝트만 계속 빌드를 눌러도 에러가 발생하길래 질문 드렸습니다. 뭔가 찝찝한데...일단 이해는 어느정도되서 다른 강의 내용 따라하고 있습니다. 아직까지는 다른 강의에서 발생되는 문제는 없네요. 감사합니다.

설계독학맛비 · Answer

안녕하세요 :) "동일하게 따라하셨다" 라고 가정한다면, Error 메세지를 보았을때 짐작이 가는 부분을 잘 모르겠습니다. Xilinx 에서 만들어주는 기본 Vitis 코드에서만 발생하는 에러이구요. (이거 아직도 안고쳐주고 있나보네요;;) 해당 예제만 문제일뿐 앞으로 남은 강의에서는 "makefile 수정 하고 이런 번거로움 없이 진행" 하니까, 믿고 봐주세요.    ps. AXI Lite 사용은 남은 강의에서 지겹게? 해보실 겁니다 :)