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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 18장] HW 가속기 설계 연습. 8b 곱셈 Core 설계 -이론 및 코드리뷰편

BRAM 질문

해결된 질문

230

satreci-sta

작성한 질문수 5

2

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요!
- 먼저 유사한 질문이 있었는지 검색해보세요.
- 서로 예의를 지키며 존중하는 문화를 만들어가요.
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
 
Vivado Waveform 분석 부분에서 q0_b0 부분의 값이 궁금해서 Random input의 첫 data " 86 30 79 223 "를 16진수 변환 후 concat했더니 q0_b0의 첫 data인 " 561e4fdf" 와 동일하게 나오더라구요.
 
코드도 같이 찾아보면서 다음과 같이 이해했는데 틀린 부분이 있는지 여쭤봐도 될까요??
 
BRAM0
- PORT0
input(d) : Direct Access로 BRAM에 직접 Write 했기 때문에 사용하지 않음. (tb code로 Memory I/F, AXI4-Lite의 기능을 대신함)
 
output(q) : C코드로 생성하고 tb로 Concat되어 전달받은 랜덤인풋 값들을 data mover 에 전달
 
- PORT1 : 사용하지 않음
 
BRAM1
- PORT0
input(d) : 곱셈 Core에서 연산하고 data mover에서 Concat한 결과 값들을 받아옴
 
output(q) : Direct Access로 값을 가져갔기 때문에 사용하지 않음. (tb code로 Memory I/F, AXI4-Lite의 기능을 대신함)
 
- PORT1 : 사용하지 않음
 
 
좋은 강의 정말 감사드립니다.

fpga 임베디드

답변 1

1

설계독학맛비

안녕하세요 :)

본의아니게 짧게 적습니다. 

기능적으로 보았을때 전부 옳아요.

즐공하세요 :)

 

 
 

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

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