inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 13장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 실습편

myip_s00 모듈에서 case문 질문이요!

276

wldbsghks1212

작성한 질문수 2

1

chapter.13 myip_v1_0_S00_AXI
모듈내에서 case문을 이용시 axi_awaddr의 특정비트를
확인하는걸로 이해했습니다. 근데 모듈내에서 파라미터로
OPT_MEM_ADDR_BITS가 1로 설정되있는데 이 경우에
case문에서 axi_awaddr[2+1:2] 이 되어서 비트두개밖에
못보지않나요??( case를 4개만 사용할 수 있다??)
16개의 레지스터를 이용하기 위해서는 OPT_MEM_ADDR_BITS를 3으로 설정하여야 하는건지 아니면 이번lab에서는 레지스터
3번까지 사용하니 필요하지않은건지
제가 놓친부분이 있는건지 궁금하네요.

임베디드 fpga

답변 1

1

설계독학맛비

안녕하세요 :)

알고계신 내용이 맞구요. 

case문에서 axi_awaddr[2+1:2] 이 되어서 비트두개밖에
못보지않나요??( case를 4개만 사용할 수 있다??)
네 알고 계신대로, [3:2] 니까, 2 bit 할당이 되었죠.
그럼 경우의 수는 00, 01, 10, 11 이고 4개의 case 를 사용할 수 있습니다.
그 의미로 이해해주시면 될 것 같아요. :)
 
case 내부에서
16개가 적혀있긴 하지만, 실 사용은 4개만 하고 있구요.
이 부분은, 질문자님께서 아직 16장까지 못가셔서 ㅎㅎ
위 그림은 16장의 코드이구요. 1 -> 3으로 늘립니다 .
 
결론은 알고 계신 내용이 맞아요.
 
즐공하세요 :)
 

 

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

1

52

2

UART0, 1 중 선택

1

85

2

datamoverbram모듈질문

1

85

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

113

2

vitis 설치 관련 질문 있습니다!

1

109

2

FPGA 공식문서 읽는법

1

111

2

보드 추가의 클릭창이 없습니다.

1

82

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

95

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

115

1

Vitis 코드 작성

1

138

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

313

3

[9장 led 점등 시간 제어 불가]

1

90

2

Platform Invalid 오류

1

161

3

WSL 설치 관련 문의드립니다!!

1

113

2

Vivado 툴, 파일 질문드립니다!

1

176

2

9장 LED 점등 안됨

1

126

3

Edit in IP Packager 이후에

1

98

1

Fpga 로직

1

104

2

pmu-fw is not running

1

143

2

Create Project에 대해서 궁금해요

1

99

2

장치관리자 USB 포트

1

116

2

FPGA 7장 AXI_LITE I/F질문

1

93

1

bram mover에서 합성할때

1

85

2

타이밍 위반 질문

1

85

2