inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 12장] AXI4-Lite I/F 를 사용하여 Register 가 아닌 메모리에 Write / Read 해보기 - 코드리뷰편

bram 관련 질문

752

유승재

작성한 질문수 18

1

안녕하세요,

 

BRAM과 ZYNQ에 대해 공부하던 중,  

사용할 수 있는 BRAM이 630kB 정도 밖에 되지 않다는 것을 알게 되었습니다.

 

1) 만약 BRAM이 부족한 경우, 그렇다면 다른 memory를 사용해야할텐데, 그때는 DDR(?)을 사용하는 것인가요?

2) (1)번이 맞다면, 그 사용법이나 정보를 얻을 수 있는 곳이 있을까요? 여러 문서를 봐도, 코드를 어떤 식으로 작성해야하는지를 알 수가 없네요ㅠ 이 수업 커리큘럼 내에서는 DDR을 다루지 않는 것 같아, 관련된 정보라도 얻을 수 있을까 하여 질문드립니다.

 

감사합니다:)

임베디드 fpga

답변 1

0

설계독학맛비

안녕하세요 :)

BRAM 이 생각보다? 적죠.

1) 만약 BRAM이 부족한 경우, 그렇다면 다른 memory를 사용해야할텐데, 그때는 DDR(?)을 사용하는 것인가요?

맞습니다 :) 더 좋은 FPGA 에는 URAM 이란 것도 있어요. 둘다 여의치 않다면 DDR 을 사용해야합니다.

2) (1)번이 맞다면, 그 사용법이나 정보를 얻을 수 있는 곳이 있을까요? 여러 문서를 봐도, 코드를 어떤 식으로 작성해야하는지를 알 수가 없네요ㅠ 이 수업 커리큘럼 내에서는 DDR을 다루지 않는 것 같아, 관련된 정보라도 얻을 수 있을까 하여 질문드립니다.

링크의 답변 보시면 도움이 되실꺼에요. (안해보셨나요?)

즐공하세요 :)

0

유승재

아 이전 질문에서 연결되는 부분이군요! 해보겠습니다!

혹시 간단하게 URAM에 대해서도 여쭤봐도 될까요? 저희가 사용한 BRAM과 뭐가 다른건가요? zybo 보드에 URAM이 없다는 말씀이시죠?

0

설계독학맛비

네 없어요 :) ultra scale 급으로 가야합니다.

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

1

51

2

UART0, 1 중 선택

1

83

2

datamoverbram모듈질문

1

84

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

112

2

vitis 설치 관련 질문 있습니다!

1

107

2

FPGA 공식문서 읽는법

1

110

2

보드 추가의 클릭창이 없습니다.

1

79

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

95

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

115

1

Vitis 코드 작성

1

137

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

312

3

[9장 led 점등 시간 제어 불가]

1

90

2

Platform Invalid 오류

1

161

3

WSL 설치 관련 문의드립니다!!

1

112

2

Vivado 툴, 파일 질문드립니다!

1

175

2

9장 LED 점등 안됨

1

126

3

Edit in IP Packager 이후에

1

98

1

Fpga 로직

1

103

2

pmu-fw is not running

1

142

2

Create Project에 대해서 궁금해요

1

99

2

장치관리자 USB 포트

1

115

2

FPGA 7장 AXI_LITE I/F질문

1

93

1

bram mover에서 합성할때

1

85

2

타이밍 위반 질문

1

85

2