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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
[FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편 (HW Debug 를 위한 ILA 사용)
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https://programmerah.com/vitis-platform-out-of-date-makefile-error-at-compile-time-the-modified-application-compiles-to-undefined-reference-32796/
저는 이걸 보고 해결하였습니다.
와.... 뭐죠....?! 이 스윗함?은!!!!!!!!!!!!!!!!!
해드릴 수 있는게 하트를 누르는 것 말고는 없네요.
저도 직접 해볼께요. 링크 감사합니다 :)
와 .. 일있어서 지금 해봤는데 version2? 로 하니까 되는거 같습니다 감사합니다!!
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확인했구요.
Xilinx 가.. 툴버전을 업데이트하면서 이 이슈는 계속 수정을 안해주네요.. ㅠㅠ
추가 촬영했습니다. 내일 밤에 편집해서 업로드 하고 다시 남겨드릴께요.
감사합니다 ㅠㅠ 바쁘신 와중에 영상까지.. 감사합니다
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안녕하세요 :)
강의 커리큘럼에 다음처럼 추가하였습니다.
앞으로도 Vivado Tool 버전 업시, 수정을 안해줄 것 같아서, 8장 이후에 사용하는 방법? 으로 업데이트 하였습니다.
즐공하세요 :)
FPGA 8장 실습 개정 추가.
2021.1 은 Test 를 못 해봐서, 현재는 잘 모르겠습니다. ㅠㅠ
죄송하지만, 주말에 2021.1 로 Test 해보고 답변 드리도록 하겠습니다.
조금만? 기다려주세요!
와.... 뭐죠....?! 이 스윗함?은!!!!!!!!!!!!!!!!!
해드릴 수 있는게 하트를 누르는 것 말고는 없네요.
저도 직접 해볼께요. 링크 감사합니다 :)