인프런 커뮤니티 질문&답변
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mul_core 관련 질문드립니다.
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설계독학맛비
지식공유자
안녕하세요 :)
현재는 unsigned 로 구성이 되어 있구요.
signed 전환은 큰 작업은 아닐 것 같아요.
다음 step 으로 해보시겠어요?
<Verilog Part>
1. mul core 내부의 연산에 사용되는 모든 type 을 signed type 으로 선언합니다.
2. sign bit 가 추가되었기 때문에, 1 bit 을 extention 할지, 혹은 data bit 를 1 bit 줄일 지 결정합니다.
<golden C Part>
결정한 대로 값을 맞추기 위해서 적절히? type 이라던가 조정합니다.
Verilog == C 가 같은지 확인 하면 됩니다.
즐공하세요 :)