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설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 18장] HW 가속기 설계 연습. 8b 곱셈 Core 설계 -이론 및 코드리뷰편

delay 질문.

해결된 질문

225

지루한 까치

작성한 질문수 8

1

안녕하세요 맛비님!

data mover bram... 정말 어려웠습니다.. 하하..

궁금한 점이 생겨서 질문 드립니다!

delay가 생기는 지점(?) 이라고 표현을 해야할까요? 잘 모르겠지만..

저장공간에서 값을 읽거나 쓰게되는 것 처럼 사용하게 될 때

delay는 무조건 생기게 되는건가요??

곱셈 코어에서도 값을 읽어오고 계산을 하는 결과값을 확인하는 부분에

delay 가 생기는 것을 확인했는데 제가 이해한게 맞을까요??

그리고 현업에서 delay 가 생길 수 있는 예시로는 또 뭐가 있을까요??

delay 의 가장 큰 이유? 원인? 도 궁금합니다.. 질문이 너무 많은가요?? ㅠㅠ

항상 감사드립니다.

추가적으로 결과 값이 concatenation 된다고 하면 결과 값이 111 123 이렇게 나온다면

저장 될때는 111123 으로 저장되는게 맞을까요??

fpga 임베디드

답변 1

1

설계독학맛비

안녕하세요 :)

latency 를 Delay 로 치환해보면,

먼저 우리가 설계하는 99% 이상의 모듈은 Sequential logic 입니다.

그 안에, 존재하는 것이 Delay 를 만들 수 있는 소자들이고, 대표적으로 F/F 이죠.

delay가 생기는 지점(?) 이라고 표현을 해야할까요? 잘 모르겠지만..

저장공간에서 값을 읽거나 쓰게되는 것 처럼 사용하게 될 때

delay는 무조건 생기게 되는건가요??

내부 모듈에 Sequential logic base 로 저장 소자가 존재한다면 무조건 생깁니다.

곱셈 코어에서도 값을 읽어오고 계산을 하는 결과값을 확인하는 부분에

delay 가 생기는 것을 확인했는데 제가 이해한게 맞을까요??

내부 모듈은 Sequential logic base 이고, F/F 이 존재합니다. 그래서 있습니다.

그리고 현업에서 delay 가 생길 수 있는 예시로는 또 뭐가 있을까요??

delay 의 가장 큰 이유? 원인? 도 궁금합니다.. 질문이 너무 많은가요?? ㅠㅠ

우리가 설계하는 99% 이상의 모듈은 Sequential logic 입니다. 

추가적으로 결과 값이 concatenation 된다고 하면 결과 값이 111 123 이렇게 나온다면

저장 될때는 111123 으로 저장되는게 맞을까요??

맞습니다.

즐공하세요 :)

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

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