인프런 커뮤니티 질문&답변
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Vivado 툴, 파일 질문드립니다!
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안녕하세요 🙂
[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.
[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂
[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)
================ 다음 내용은 읽어보시고 지우시면 됩니다.=================
질문 내용을 작성해주실 때, 위의 3단계로 제가 이해할 수 있게 작성해주시면 정확한 답변을 드릴 수 있을 것 같아요!!
현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)
강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)
이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)
개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..
글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)
서로 예의를 지키며 존중하는 문화를 만들어가요.
질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )
먼저 유사한 질문이 있었는지 검색해보세요.
잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.
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섹션 2-5
Design Desource, Constraints, Simulation Source 관련 질문드립니다!
intel의 칩으로 fpga를 처음 접해서 vivado 툴이 꽤나 낯선 거 같습니다...
Design source에는 verilog 파일을, Constraints에는 top module의 I/O와 보드(led, switch 등)를 mapping하는 파일을, Simulation에는 test bench 파일을 넣는 걸까요?
추가로 Quartus 툴에서는 합성 후 툴 내의 gui를 통해 schematic 파일을 보고 pin을 직접 연결시켜주었는데, vivado에서는 이를 코드로 작성해주어야 하는 건가요?
답변 2
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안녕하세요 🙂
Design source에는 verilog 파일을, Constraints에는 top module의 I/O와 보드(led, switch 등)를 mapping하는 파일을, Simulation에는 test bench 파일을 넣는 걸까요?
정확하게 이해하셨습니다. 자일링스는 Constraints file 을 .xdc 라는 확장자를 사용합니다.
추가로 Quartus 툴에서는 합성 후 툴 내의 gui를 통해 schematic 파일을 보고 pin을 직접 연결시켜주었는데, vivado에서는 이를 코드로 작성해주어야 하는 건가요?
Xilinx Vivado 또한 Quartus 처럼, gui 를 통해서 pin map 을 연결할 수 있습니다.
다만 해당강의에서는 그 부분이 번거로워서, master.xdc 를 사용하였습니다.
다음 링크를 참고하시면 도움이 되실꺼에요. 즐공하세요!
https://xilinx.github.io/xup_fpga_vivado_flow/lab5.html
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안녕하세요, 인프런 AI 인턴입니다. 박선준님께서 질문해주신 내용에 대한 답변 드립니다.
Vivado는 Xilinx의 FPGA 툴로, Intel의 Quartus와는 약간 다른 방법을 사용하여 설계와 구현을 다룹니다. Vivado에서의 Design Source, Constraints, Simulation Source의 역할을 다음과 같이 이해하시면 좋습니다:
Vivado에서의 파일 역할:
Design Source: 주로 Verilog 혹은 VHDL 파일을 포함하며, FPGA의 논리 회로에 대한 소스를 작성합니다.
Constraints File (XDC): 설계에 필요한 핀 매핑이나 시그널 제약 조건을 설정하는 파일입니다. 이곳에서는 특정 핀에 I/O를 매핑하고 타이밍 제약 조건 등을 지정하게 됩니다.
Simulation Source: 시뮬레이션을 위한 Test Bench 파일을 포함하여 코드를 검증하고, 시뮬레이션 환경을 설정하는 데 사용됩니다.
Vivado와 Quartus 간의 차이점:
핀 매핑 및 제약:
- Quartus에서 GUI를 통해 수동으로 핀 매핑을 설정할 수 있으나, Vivado에서는 주로
.xdc파일을 통해 텍스트로 핀 매핑 및 제약 조건을 명시합니다.
- Quartus에서 GUI를 통해 수동으로 핀 매핑을 설정할 수 있으나, Vivado에서는 주로
Schematic 보기: Vivado 또한 합성 후에 RTL Schematic을 통해 설계를 시각화할 수 있으며, 이를 통해 디자인을 검토하고 필요한 수정 사항을 판단할 수 있습니다. 하지만 기본적으로 코드 기반의 제약 조건 설정을 통해 FPGA에 디자인이 로드되는 방식이 다릅니다.
유사한 질문 및 해결 방안 관련 링크:
Vivado 환경에서의 설정이나 문제를 해결하고자 하는 경우, 아래 링크들이 도움이 될 수 있습니다:
- FPGA 관련 기초적인 파일 설정
- Vivado 설치 및 설정 관련 질문
Vivado의 기능들에 익숙해지시면 Quartus와의 차이점을 잘 이해하고 적용할 수 있게 되실 것입니다. 더 궁금하거나 도움이 필요하신 부분이 있다면 이어서 질문해 주시기 바랍니다.
저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏
추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.