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20장 MEM_ACCESS/READ 타이밍 관련 질문
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// Assign Memory I/F
assign addr0 = addr_cnt;
assign ce0 = o_write || o_read;
assign we0 = o_write;
assign d0 = addr_cnt;
// 1 cycle latency to sync mem output
always @(posedge clk or negedge reset_n) begin
if(!reset_n) begin
r_valid <= 0;
end else begin
r_valid <= o_read; // read data
end
end
assign o_valid = r_valid;
assign o_mem_data = q0; // direct assign, bus Matbi recommends you to add a register for timing.코드에서 요청과 응답에 관한 신호인, chip-enable, write-enable, o_mem_data 은 비동기식으로, read-valid 신호는 동기식으로 작성하셨는데 혹시 이 방법을 사용하면 1클럭 지연을 없앨 수 있는 것인가요?
이번 학기의 MIPS Pipeline 플젝에서도 동기식 메모리(IM/DM)의 1클럭 딜레이가 문제가 되어, 버퍼를 추가하여 7-stage로 구현했었는데, 구조가 복잡해지고 좋은 방법이 아닌것 같아서 이러한 딜레이를 없애거나 숨길 수 있는 테크닉이 있는지도 궁금합니다.
답변 1
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안녕하세요 🙂
BRAM read 의 1 clock delay 는 없앨 수 없습니다. 이것은 Xilinx BRAM 의 제약사항이고요.
질문 주신 코드에서는 o_read 신호를 기반으로 한 클럭 뒤에 r_valid를 만들어서 출력 o_valid로 연결하고, q0를 그대로 o_mem_data로 전달하고 있죠. 이건 지연(latency)을 없애는 방식이 아니라, 그 지연을 감안해서 타이밍을 맞춰주는 방식입니다.
FPGA의 block RAM은 기본적으로 동기식 메모리라서, 주소를 주고 데이터를 받는 데 항상 1클럭 지연이 생깁니다. 이건 피할 수 없고, 메모리의 구조적 특성이에요. 즉, 현재 클럭에서 주소를 주면, 그 데이터는 다음 클럭에 도착합니다.
정리하면, 코드에서처럼 valid 신호를 따로 만들어주는 건 지연을 없애기 위한 방법이 아니라, 지연을 다루는 가장 기본적이고 안전한 방법이에요. 이걸 없애는 건 어려운 일이고, 대부분의 설계에서는 그냥 그 latency에 맞춰서 흐름을 정렬해주는 쪽으로 가는 게 보통이에요.
즐공하세요 🙂