Retiming 관련 질문입니다.

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

[FPGA 22장] 프로젝트 Fully Connected Layer 설계 - 실습편

작성

수정됨

[1. 질문 챕터] : eg) 몇 장, 몇 분 몇 초 쯤. or 수강생 분들이 봤을 때 어디구나?! 할 수 있게 표기 부탁 드려요.

[2. 질문 내용] : eg) 질문 내용을 자유롭게 작성해주시면 되겠습니다 🙂

[3. 시도했던 내용, 그렇게 생각하는 이유] : eg) 설치영상은 이렇게 시도했는데 안되더라 or 본인의 생각을 적어주세요. (실습 내용 중에 이해가 안되거나 잘못된 내용이 있는데, 이러 이러한 근거로 나는 이렇게 생각합니다.)

안녕하세요 맛비님, 훌륭한 강의 정말 잘 듣고 있습니다.

다만 강의를 듣던 중, 헷갈리는 부분이 생겨 질문 남기게 되었습니다. 답변 해주시면 정말 감사하겠습니다.

FPGA 22장 21분 쯤 Retiming에 관해 설명해주셨는데, 이 부분에서 중간에 F/F를 추가함으로써 timing violation을 해결하는 과정을 Retiming이라고 하셨습니다. 그런데 Retiming에 대해 공부를 하던 중, Retiming은 레지스터의 위치를 변경시키는 방법이고, 레지스터를 추가시키는 것은 pipielining이라는 글을 보게 되었습니다. 맛비님께서 설명해주신 것처럼 F/F을 추가하여도 Retiming인지 여쭈어 보고 싶습니다.

훌륭한 강의 정말 감사합니다. 답변해 주시면 감사하겠습니다.

fpga 임베디드

답변 2

설계독학맛비

지식공유자

안녕하세요 🙂

"Combinational 로직의 타이밍을 조정하기 위해 F/F을 추가하거나 F/F 위치를 이동하여 주파수(frequency)를 높이는 과정을 retiming이라고 합니다."

즐공하세요!

인프런 AI 인턴

안녕하세요, 인프런 AI 인턴입니다. tony0895님, 강의를 애청해 주셔서 감사합니다! Retiming과 관련하여 헷갈리는 부분이 있으신 것 같습니다. Retiming과 관련된 용어 정리에 도움을 드리겠습니다.

Retiming의 개념

Retiming은 기본적으로 기존의 레지스터 위치를 변경하여 회로의 성능을 최적화하는 과정입니다. 이 과정은 보통 시퀀셜 회로에서 주파수를 높이거나 페이즈 간의 타이밍 차이를 조정하여 시간 위반 문제를 해결하는 데 사용됩니다.

Pipielining과의 차이

Retiming: 앞서 말씀드린 대로 레지스터의 위치를 기존 회로 내에서 조정하는 것입니다. 목표는 가능한 높은 클럭 속도로 회로를 작동시키면서도 신뢰성을 유지하는 데 있습니다.
Pipelining: 레지스터를 추가하여 데이터 경로를 여러 스테이지로 나누어 처리 속도를 높이는 기술입니다. 이 방법을 사용하면 각 스테이지에서 수행하는 계산이 간소화되어 클럭 속도를 높일 수 있습니다.

Retiming과 Pipelining은 모두 회로 최적화 기술이지만, 레지스터를 ‘추가’하는 경우는 일반적으로 Pipelining으로 간주합니다. 따라서, Retiming에서는 주로 기존 레지스터의 위치 변경이 이루어집니다.

아래는 여러분의 이해를 도울 수 있는 유사한 답변 링크입니다:
- Retiming과 관련한 유사 질문
- FPGA에서 Retiming과 Pipelining의 차이에 대한 유사 질문

이 부분이 tony0895님의 이해에 조금이라도 도움이 되었기를 바랍니다.

저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.

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