AXI_LIte
172
작성한 질문수 3
안녕하세요.
강의에서 나온 시뮬레이션 파형과 , 제가 직접 실행해본 파형이 차이가 있는데, 이것은 그냥 vivado 툴 버전 차이로 인한 것인가요?
답변 1
Arty z7 -20 보드의 경우
1
68
2
RVALID/RREADY 핸드셰이크 발생 시 RDATA 전이가 발생해도 문제가 없는 이유?
1
95
4
수강 순서 질문 있습니다
1
100
2
UART의 역할이 PC와 PS를 연결해 주는 역할로 알고 있습니다.
1
103
2
HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?
1
109
2
UART0, 1 중 선택
1
147
2
datamoverbram모듈질문
1
114
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
169
2
vitis 설치 관련 질문 있습니다!
1
181
2
FPGA 공식문서 읽는법
1
174
2
보드 추가의 클릭창이 없습니다.
1
164
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
233
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
158
1
Vitis 코드 작성
1
189
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
390
3
[9장 led 점등 시간 제어 불가]
1
159
2
Platform Invalid 오류
1
283
3
WSL 설치 관련 문의드립니다!!
1
149
2
Vivado 툴, 파일 질문드립니다!
1
263
2
9장 LED 점등 안됨
1
201
3
Edit in IP Packager 이후에
1
146
1
Fpga 로직
1
155
2
pmu-fw is not running
1
253
2
Create Project에 대해서 궁금해요
1
164
2