inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유

설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)

ILA 관련 질문

241

이혁진

작성한 질문수 3

1

안녕하세요 맛비님.

날이 부쩍 더워졌네요. 더위 조심하시기 바랍니다.

 

LAB8 ILA 실습을 복습하는 중 warning이 떠서 질문드립니다.

실습과정 처럼 CLK을 100MHz로 인가하면 잘 되지만, CLK을 2MHz로 줄였더니 다음과 같은 warning이 뜨더라고요.

 

[Labtools 27-3413] Dropping logic core with cellname... at location...

[Labtools 27-1974 ] Mismatch between the design programmed and the probes

 

구글링 해보니 아마 timing viloation으로 인한 것 같습니다. 이것을 해결할 수 있는 방법이 있을까요?

 

추가적으로 ILA 실습 WAVEFORM에서 x축은 sample을 뜻해보이는데, 인가한 clock의 cycle이라고 보면 될까요? 예로들어 100MHz로 인가했으면 아래의 단위 간격은 10ns일까요?

감사합니다.

fpga 임베디드

답변 1

0

설계독학맛비

안녕하세요 🙂

A1. 2MHz 로 해본적은 없어서, 처음보는 에러이긴 하네요.

에러 메세지가, 2MHz 를 사용해서 라기보다는, 사용방법에 문제가 있으신 것 같아보여요.

imageILA 연결과정에 문제가 있었지 않았을까 예상해봅니다. (timing viloation 과 연관된 에러메세지.. 와는 거리가 있어보이네요)

====

A2. "100MHz 의 1 cycle 이면 10ns" 네 정확하게 맞습니다.

 

즐공하세요 🙂

UART0, 1 중 선택

1

49

2

datamoverbram모듈질문

1

62

2

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

1

96

2

vitis 설치 관련 질문 있습니다!

1

84

2

FPGA 공식문서 읽는법

1

95

2

보드 추가의 클릭창이 없습니다.

1

70

2

Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다

1

81

2

BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문

1

106

1

Vitis 코드 작성

1

130

2

vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.

1

288

3

[9장 led 점등 시간 제어 불가]

1

81

2

Platform Invalid 오류

1

145

3

WSL 설치 관련 문의드립니다!!

1

96

2

Vivado 툴, 파일 질문드립니다!

1

150

2

9장 LED 점등 안됨

1

109

3

Edit in IP Packager 이후에

1

82

1

Fpga 로직

1

89

2

pmu-fw is not running

1

126

2

Create Project에 대해서 궁금해요

1

89

2

장치관리자 USB 포트

1

98

2

FPGA 7장 AXI_LITE I/F질문

1

89

1

bram mover에서 합성할때

1

77

2

타이밍 위반 질문

1

78

2

rvalid 초기화

1

66

2