[2주 합성 실습 챌린지 3기] 실무환경(Synopsys Design Compiler) RTL 합성 체험하기

모집 일정: 2026-02-04(수) ~ 2026-03-09(월) 선착순 5명 마감 강의 일정: 2026-03-10(화) ~ 2026-03-23(월) 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습