기업 교육

평생교육이용권

AI 교육 90% 환급

inflearn logo
강의

강의

N
챌린지

챌린지

멘토링

멘토링

N
클립

클립

로드맵

로드맵

지식공유
채널톡 아이콘
Challenge
모집 중
하드웨어

/

반도체

[2주 합성 실습 챌린지 9기] 실무환경(Synopsys Design Compiler) RTL 합성

모집 일정: 2026-09-07 ~ 2026-09-21 강의 일정: 2026-09-22 ~ 2026-10-05 내용: HDL로 기술된 RTL 수준의 디지털 회로 설계 코드를 논리 게이트로 변환하는 과정을 실습

EDAdigital-logicvlsisocasic

17개 수업 학습

질문하고 즉시 답을 얻어요.

MetaEncore님과 함께해요!

인프런인증

198

명

수강생

27

개

수강평

36

개

답변

4.7

점

강의 평점

12

개

강의

AI(Artificial Intelligence)와 IoT(Internet of Things) 등 주문형 chip(ASIC, application-specific integrated circuit)에 대한 시장의 요구는 늘어나고 있고, 실제로 많은 chip들이 설계되고 있으나, 실질적인 삶의 변화로까지 이어지지는 경우는 드뭅니다.

많은 ASIC 설계들이 기능적으로 오류가 있거나, 계획하였던 성능 조건을 만족시키지 못하기 때문입니다. 좋은 반도체를 만들어서 우리의 삶을 좀 더 윤택하게 하려면, 규모가 커지고 복잡해진 설계를 다룰 수 있는 고도화된 기능 및 성능 검증을 제공하기 위한 서비스가 필요합니다. 메타앙코르는 그러한 서비스를 제공함으로써 사람을 이롭게 하는 반도체가 많아지는 것을 목표로 하는 회사입니다.

더보기
인프런9기

*모집, 강의 일정 확인 필수

*강의 신청 후, 설문 작성 필수

확인해주세요!

  • 본 강의는 Synopsys 툴 2주 사용권이 포함된, 툴 사용법 중심의 강의입니다.

  • Synopsys 툴은 일반적으로는 현직 재직자만 사용할 수 있는 툴이나, 

    이번 챌린지 강의 수강생에 한해 직접 사용해볼 수 있는 기회를 제공해드립니다.


  • 신청 후 설문을 필수로 작성해주셔야 툴 사용권 제공이 가능합니다.

[2주 합성 실습 챌린지 9기]

모집 일정: 2026-09-07 ~ 2026-09-21 오후 5:00

강의 일정: 2026-09-22 오전 9:00 ~ 2026-10-05 오후 5:00

*강의 일정과 Design Compiler Tool 사용권 일정은 동일합니다.


합성 (Synthesis)

합성이란?

  • Verilog와 같은 HDL로 작성된 Register Transfer Level의 Design을 Gate Level로 변환

  • 변환 과정에서 Synopsys Design Constraint라는 제약사항에 맞추어 Design을 최적화

  • 최종적으로 Foundry에서 제공되는 Standard cell로 Mapping


합성 경험의 중요성

설득력 있는 자기소개서 만들기

업계에서는 합성 및 타이밍 검증 경험이 있는 신입사원을 선호합니다.
그러나 합성을 경험하기 위해서는 많은 비용과 시간이 소요됩니다.
업계에서는 경험을 요구하지만, 오프라인 교육 과정 또한 경쟁률이 높습니다.
해당 강의는 실무에서 사용하는 환경을 그대로 구현하여 교육 환경을 제공합니다.
실무에서 가장 많이 사용하는 Synopsys사 Design Compiler를 사용합니다.
해당 강의를 통해 오프라인 교육 과정 선발과 취업 시장에서 경쟁력 있는 자기소개서를 만들 수 있게 됩니다.

국내 최초 합성 실습 온라인 강의

합성 실습 강의에서 다루는 것

  • 섹션1. 실습 환경 준비


    • 5분 이내로 실습 환경을 갖출 수 있습니다.

  • 섹션2. 실습 디자인 준비

    • 제공된 HDL code로 기술된 RTL Design을 Tool에 읽어 들이는 방법 실습

    • 읽어 들인 RTL Design을 Check하는 과정 실습

    • 각 Object에 접근하기 위한 방법 실습

  • 섹션3. Synopsys Design Constraints 기술

    • 디지털 회로의 핵심인 Clock 선언 실습

    • Chip 외부 환경 Modeling 실습

    • 기본적인 타이밍 검증 변형 및 예외 사항 실습

  • 섹션4.

    • Gate Level로의 Compile을 위한 준비 실습

    • Compile 진행 실습 및 비교

    • Compile 이 후 확인해야 하는 Report 실습

합성 실습 강의를 통해 얻는 것

  • 실무에서 사용하는 환경과 가장 많이 사용하는 Design Compiler를 경험합니다.

  • 자기소개서의 차별화를 가져가면서, 경쟁력을 갖출 수 있습니다.


준비사항

  • 언어로 설계된 회로를 '실체'가 있는 Gate로 Mapping 하는 과정이기 때문에 아래의 선수 지식 필요

    • 디지털 논리 회로

    • CMOS 동작 원리

    • Verilog 언어에 대한 기초 지식

    • [인프런 강의] Basic Design Synthesis Training을 먼저 듣는 것을 추천합니다.
      https://inf.run/XkbCP

  • Linux 환경

    • 실무에서는 Linux 환경을 사용합니다.

    • Window와는 달리 주로 명령어를 입력하여 컴퓨터와 소통하는 방식입니다.

    • Linux에서 사용하는 주요 명령어들을 알고 있으면 도움이 됩니다.

  • EDA tool과 소통하기 위한 TCL

    • 인터프리터 방식의 언어이며, EDA tool은 대부분 TCL interface로 동작합니다.


    • 디지털 회로 설계 방향으로 취업하고자 한다면 틈틈이 공부하는 것이 좋습니다.


강의와 관련된 공부 내용 참고 사이트

9월

21일

챌린지 시작일

2026년 9월 21일 오후 03:00

챌린지 종료일

2026년 10월 5일 오전 08:00

챌린지 커리큘럼

전체

17개 ∙ (3시간 7분)

해당 강의에서 제공:

챌린지 전용 수업

챌린지에서 배워요

  • Linux 환경을 비롯한 현업 환경을 미리 경험해 봄

  • 실무에서 가장 많이 사용하는 Synthesis Tool을 경험해 봄

  • 단 한번의 경험으로 차별화 및 경쟁력 있는 자기소개서 작성 가능

이런 분들께
추천드려요

학습 대상은
누구일까요?

  • 취업준비 하시는 분

  • 반도체 설계 구현으로 업무 변경 하시고자 하는 분

선수 지식,
필요할까요?

  • 디지털 회로 설계 기초 흐름

  • Verilog HDL

  • 논리회로

  • [인프런 강의] Basic Design Synthesis Training (디지털 회로설계 구현)

취소 및 환불 규정
챌린지는 지식공유자가 설정한 수업 최소 정원이 충족되지 않을 경우, 폐강 안내가 고지되며 결제 내역이 자동취소됩니다.

MetaEncore님의 다른 강의

지식공유자님의 다른 강의를 만나보세요!

Basic UVM Testbench ( 회로 설계 검증 )강의 썸네일

Basic UVM Testbench ( 회로 설계 검증 )

MetaEncore

₩440,000

초급 / Verilog HDL, system-verilog, uvm

5.0

(5)

미션
미션

본 강좌를 통하여 UVM Class library에 대하여 이해하고, UVM 을 사용한 Testbench 설계 기법을 익히게 됩니다.

초급

초급

Verilog HDL, system-verilog, uvm

Basic UVM Testbench ( 회로 설계 검증 )강의 썸네일

Basic UVM Testbench ( 회로 설계 검증 )

MetaEncore

₩440,000

초급 / Verilog HDL, system-verilog, uvm

5.0

(5)

미션
미션
Basic Design Synthesis Training (디지털 회로설계 구현)강의 썸네일

Basic Design Synthesis Training (디지털 회로설계 구현)

MetaEncore

₩330,000

입문 / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

반도체 칩은 어떤 단계를 거쳐 설계되고 제조될까요? PI(Physical Implementation) /PD(Physical Design) 직무에서 필요한 논리회로의 기본개념들과 Chip Design Flow에 대해서 한 step씩 살펴보고 현업에서 디지털 칩 회로설계에 사용하는 tool을 기반으로 합성 과정의 주요 개념에 대해서 살펴봅니다.

입문

입문

EDA, digital-logic, vlsi

Basic Design Synthesis Training (디지털 회로설계 구현)강의 썸네일

Basic Design Synthesis Training (디지털 회로설계 구현)

MetaEncore

₩330,000

입문 / EDA, digital-logic, vlsi, soc, asic

5.0

(6)

Basic SystemVerilog Testbench ( 회로설계 검증 )강의 썸네일

Basic SystemVerilog Testbench ( 회로설계 검증 )

MetaEncore

₩440,000

초급 / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

미션
미션

시스템베릴로그(SystemVerilog) 의 기본 문법과 SystemVerilog의 클래스(Class)를 사용한 테스트벤치(Testbench) 설계 기법을 습득하게 됩니다. 또한 현업에서 사용하는 EDA Tool 인 시높시스사의 VCS를 활용하여 하드웨어 회로 설계 검증의 전체 기초 사이클을 경험하고 배울 수 있습니다. 관련 검색어 시스템베릴로그, 시스템베리로그, SystemVerilog, 베릴로그, 베리로그, Verilog, SOC, 회로설계, 회로검증, 검증, Verification, 칩설계, 칩검증, 삼성전자, 하이닉스, 신입교육, 사내교육, 시높시스, VCS, 반도체, 취업, 경력, 펩리스

초급

초급

Verilog HDL, system-verilog, verification

Basic SystemVerilog Testbench ( 회로설계 검증 )강의 썸네일

Basic SystemVerilog Testbench ( 회로설계 검증 )

MetaEncore

₩440,000

초급 / Verilog HDL, system-verilog, verification, system-verilog-dpi

4.8

(14)

미션
미션

모집 인원 5명

월 ₩454,395

5개월 할부 시

₩110,000

평생교육이용권 지원 강의