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실습을 위해서는 FPGA 보드가 필요합니다. 만약에 FPGA 보드가 없다면, 시뮬레이션까지만 진행하시는 것을 목표로 하시는 것이 좋을 것 같습니다. "맨 처음에 설정에서 보드 설정이 있는데" 이 부분은 조금 더 자세히 설명 부탁드립니다.

7강에서 실습하려면 FPGA 보드가 필요한지 궁금합니다.

말씀하신 내용 확인해 수정했습니다. 번거롭게 해드려 죄송합니다.감사합니다.

5장 강의 노트 확인 부탁드립니다.

안녕하세요.본 강의는 system-verilog 기반으로 하고 있습니다. 해당 코드를 AI를 이용해서 VHDL로 변환 후, 약간만 수정하면, VHDL 코드도 생성하실 수 있을 것 같습니다. 강의 마지막에 제가 생성한 uart_tx.vhd 파일을 추가시켜 놓겠습니다. 시뮬레이션 해서, 기존 uart_tx.sv 파일과 비교해보시면 좋겠습니다.감사합니다.&nbsp;

<ol><li>먼저, 프레임을 정의해야 합니다.</li></ol>예를 들어, Start Byte(1), Command(1), Address(1), Length(1), Data[0]... Data[Length-1], CheckSum(1), EndByte(1)가 될 수 있습니다. 특정 Address에서 데이터를 읽거나 쓸 때 사용합니다.<ol start="2"><li>UART에서 수신 된 데이터에서 Start Byte를 찾습니다.</li></ol><pre><code>parameter START_BYTE = 8'h7B;

always @(posedge clk) begin
 case (state)
 IDLE: begin
 if (rx_data == START_BYTE)
 state <= RECEIVE;
 end
 RECEIVE: begin
 // 수신 로직
 end
 endcase
end
</code></pre><ol start="3"><li>이후, 설계한 프로토콜에 따라서, Command, Address, Length, Data 값을 각 변수에 저장합니다.</li></ol><pre><code>parameter START_BYTE = 8'h7B;
parameter END_BYTE = 8'h7D;

typedef enum logic [2:0] {
 IDLE, CMD, ADDR, LEN, DATA, CHKSUM, END
} state_t;

state_t state;
reg [7:0] length;
reg [7:0] data_index;
reg [15:0] checksum_calc;
reg [7:0] checksum_recv;

always @(posedge clk or posedge reset) begin
 if (reset) begin
 state <= IDLE;
 frame_ready <= 0;
 data_index <= 0;
 checksum_calc <= 0;
 end else if (rx_valid) begin
 case (state)
 IDLE: begin
 if (rx_data == START_BYTE) begin
 state <= CMD;
 checksum_calc <= 0;
 end
 end
 CMD: begin
 command <= rx_data;
 checksum_calc <= checksum_calc + rx_data;
 state <= ADDR;
 end
 ADDR: begin
 address <= rx_data;
 checksum_calc <= checksum_calc + rx_data;
 state <= LEN;
 end
 LEN: begin
 length <= rx_data;
 checksum_calc <= checksum_calc + rx_data;
 data_index <= 0;
 state <= DATA;
 end
 DATA: begin
 data_out[data_index] <= rx_data;
 checksum_calc <= checksum_calc + rx_data;
 data_index <= data_index + 1;
 if (data_index == length - 1)
 state <= CHKSUM;
 end
 CHKSUM: begin
 checksum_recv <= rx_data;
 state <= END;
 end
 END: begin
 if (rx_data == END_BYTE) begin
 frame_ready <= (checksum_calc[7:0] == checksum_recv);
 end
 state <= IDLE;
 end
 endcase
 end
end

endmodule

</code></pre><ol start="4"><li>마지막으로, Checksum을 확인 뒤, 이상이 없다면, 수신한 Command값과 Address, Data에 따라 내부 Register를 설정하거나, 메모리에 데이터를 저장할 수 있습니다.</li><li>위 예시 코드를 참조하면, 도움이 될 것 같습니다.</li></ol>

멀티바이트프레임 로직 예시

제가 질문을 잘 이해하지 못해서요.<ol><li>Windows가 아닌 리눅스를 사용한다는 뜻인가요? WSL(Windows Subsystem for Linux) 같은?</li><li>Vivado 실행 메모리가 부족하다는 뜻인가요? 아니면, 특정 디바이스(virtex같은) 사용에 실행 메모리가 부족한 것인가요?</li></ol>

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