fosiel95106057

Cùng Thiết kế Độc học, hãy tích lũy kinh nghiệm thiết kế AMBA AXI4 và kiểm chứng VIP, làm nền tảng cho SoC Bus, bằng Verilog HDL!

semisgdh

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

fosiel9510님, cảm ơn bạn đã đánh giá khóa học.
Khi mới tiếp xúc với AXI4 lần đầu, cấu trúc có thể cảm thấy phức tạp, nhưng trong Season 2, nếu bạn tập trung vào 'quá trình làm quen với luồng hoạt động bằng tay' hơn là lý thuyết thì bạn đang học đúng cách rồi. Mặc dù mới chỉ 30% nhưng đây là thời điểm bạn bắt đầu nắm được luồng, nên nếu hoàn thành đến cuối thì việc thiết kế interface sẽ được sắp xếp rõ ràng hơn nhiều. Chúc bạn học vui!

반도체

verilog

fpga

amba

임베디드

Let's build AMBA AXI4 design and VIP verification experience, foundational to SoC Bus, through self-study of design with Verilog HDL!

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

Design Self-Study Flavor's Practical Verilog HDL Season 2 (Complete Mastery of AMBA AXI4)

Before starting 설계독학맛비's Verilog HDL Season2

Mastering Valid/Ready Handshake Design, Fundamental to Data Transmission

Mastering Essential Buffer and FIFO Design for Smooth Data Transfer

Mastering theory and verification environment for AXI4 Interface design

Mastering AXI4-Lite Design

Mastering AXI4-Stream Design

Conquering AXI4 Design (feat. things every design engineer must know!!)

Memory copy IP. Designing DMA (Direct Memory Access).

[Project] Let's port ""Matbi Mem copy IP"" onto FPGA! (Operation and Performance Check)

Concluding