Tôi thực sự rất thích bài giảng. Tôi chủ yếu làm việc trên SW, nhưng tôi cảm thấy mình đã trở nên quen thuộc hơn với AP. :) 
Cảm ơn bạn~

hsukimx7242

Cùng Thiết kế Độc học, hãy tích lũy kinh nghiệm thiết kế AMBA AXI4 và kiểm chứng VIP, làm nền tảng cho SoC Bus, bằng Verilog HDL!

semisgdh

인프런 10주년! 사랑주간 전체 할인

Thực chiến Verilog HDL Season 2 của 설계독학맛비 (Chinh phục hoàn toàn AMBA AXI4)

Cảm ơn bạn rất nhiều vì đánh giá của bạn :)
Đây là bài giảng dành cho người làm CTNH, nhưng tôi không biết liệu bạn có thể theo kịp mức độ khó hay không. 
Tôi rất vui khi biết rằng bạn thích nó.
Có rất nhiều IP trong SoC và mỗi IP được điều khiển bởi SW. (Dù bạn đến công ty nào thì đây cũng là quy tắc chung) Vì bạn biết cả HW và SW nên tôi tin rằng nó sẽ giúp ích rất nhiều cho cuộc sống công việc của bạn.
Chúc bạn vui vẻ :)

반도체

verilog

fpga

amba

임베디드

Let's build AMBA AXI4 design and VIP verification experience, foundational to SoC Bus, through self-study of design with Verilog HDL!

입문

초급

중급이상

베릴로그 HDL

Verilog HDL

필드 프로그래머블 게이트 어레이

FPGA

Embedded

Design Self-Study Flavor's Practical Verilog HDL Season 2 (Complete Mastery of AMBA AXI4)

Before starting 설계독학맛비's Verilog HDL Season2

Mastering Valid/Ready Handshake Design, Fundamental to Data Transmission

Mastering Essential Buffer and FIFO Design for Smooth Data Transfer

Mastering theory and verification environment for AXI4 Interface design

Mastering AXI4-Lite Design

Mastering AXI4-Stream Design

Conquering AXI4 Design (feat. things every design engineer must know!!)

Memory copy IP. Designing DMA (Direct Memory Access).

[Project] Let's port ""Matbi Mem copy IP"" onto FPGA! (Operation and Performance Check)

Concluding