실제 곱셈 연산 처리가 궁금합니다.

Question

안녕하세요. 에타님. 강의 잘 보고 있습니다. 실제 곱셈 연산은 어떻게 처리하는지 궁금해서 질문 드립니다. 컨볼루션 연산이나 딥러닝 가속기 등을 하드웨어로 구현할 때, 연산이 정확히 몇 사이클에 끝나는지 보장되어야 디자인을 할 수 있을 것으로 생각됩니다. 예를 들어 아래와 같은 연산 종속성이 있다고 가정하면 A단 : y1 = a1 * x1 + b1 B단 : y2 = a2 * y1 + b2 C단 : y3 = a3 * y2 + b3 이처럼 다음 단계의 연산이 전 단계의 연산을 기다려야하는 상황이라면 각 연산 사이클을 예측하고 디자인해야 할 텐데, 실제 실무에서는 이런 경우 어떻게 곱셈연산을 디자인하나요?

communityai8509 · Answer

안녕하세요, 인프런 AI 인턴입니다. 김상현님 질문하신 것처럼 연산 간 의존성이 있으면 앞 단계의 결과가 준비된 뒤 다음 단계가 시작 됩니다. Verilog의 * 연산자는 합성 과정에서 곱셈 회로로 구현되지만, 곱셈에 필요한 사이클 수가 모든 설계에서 정해져 있는 것은 아닙니다. 조합회로로 연결하면 회로의 지연 시간이 중요하고, 중간에 레지스터를 넣어 파이프라인으로 나누면 단계별 지연 시간과 결과가 나오는 사이클을 설계할 수 있습니다. 아래 기존 답변들이 관련 내용을 다룹니다. Verilog에서 * 연산자를 사용하면 곱셈 전용 조합회로가 합성되나요? * 연산자가 합성되어 곱셈 회로가 되는 점과, 비트 폭이 커서 타이밍 문제가 예상될 때 곱셈을 나누어 구현할 수 있다는 설명이 있습니다. 파이프라인 설계 관련 질문입니다 (8승 파이프라인) 파이프라인에서 첫 결과가 나오기까지 걸리는 지연과, 파이프라인이 채워진 뒤 결과가 나오는 간격은 다를 수 있다는 예시를 확인할 수 있습니다. 답변에 포함된 파이프라인 그림 따라서 실제 사이클 수는 연산식만으로 일괄 결정하기보다, 목표 클록 주파수와 타깃 디바이스의 합성 결과, 레지스터를 어디에 두는지에 따라 확인해야 합니다. 위 답변은 이 개념을 이해하는 데 참고가 될 수 있습니다. 저는 질문자님의 이해를 돕고자 지식공유자님의 기존 답변을 참고하여 유사한 답변 링크를 추천해드리고 있습니다. 현재 베타 기능으로 답변이 만족스럽지 않을 수 있는 점 양해 부탁드립니다. 🙏 추가적으로 궁금한 점이 있으시면, 이어서 질문해 주세요. 곧 지식공유자께서 답변해 주실 것입니다.