RTL
RTL이 Veliog인거같은데 vhdl 버전은 없나요 ?
Câu trả lời 1
0
안녕하세요.
본 강의는 system-verilog 기반으로 하고 있습니다. 해당 코드를 AI를 이용해서 VHDL로 변환 후, 약간만 수정하면, VHDL 코드도 생성하실 수 있을 것 같습니다. 강의 마지막에 제가 생성한 uart_tx.vhd 파일을 추가시켜 놓겠습니다. 시뮬레이션 해서, 기존 uart_tx.sv 파일과 비교해보시면 좋겠습니다.
감사합니다.
L2_P12_priority_data_controller 코드 리뷰 부탁드립니다.
1
17
2
메모리 리셋 관련 질문 드립니다.
1
24
2
RTL_ROM이 무엇인지 알고 싶습니다.
1
28
2
인터럽트 컨트롤러 요청 처리와 처리 완료 구문 중 이해가 안되는 내용이 있습니다.
1
37
2
enable_latch가 F/F이 아니라 래치인 이유가 궁금합니다.
1
36
2
카페 등업신청
0
45
1
fpga
1
65
2
test class의 constructor 부분을 보다가 궁금한 점이 있어 질문드립니다.
0
40
1
FPGA 연결 확인 방법
0
50
1
Arty z7 -20 보드의 경우
1
59
2
RVALID/RREADY 핸드셰이크 발생 시 RDATA 전이가 발생해도 문제가 없는 이유?
1
89
4
강의노트는 어디서 받을 수 있나요?
0
71
2
lwip 실험중 오류 상황
0
68
2
uvm config db에 대해 궁금한 점이 있습니다.
0
66
1
이 강의 zboz7보드에서도 실행 가능한가요?
1
71
1
강의자료 기한 연장 + 로드맵 문의
0
67
2
Chapter 16 FSM 관련 질문
1
90
2
강의 환경(linux) 관련 질문
1
106
2
강의자료 업로드 될까요
0
69
2
output.txt가 이상하게 나옵니다.
1
81
2
Zybo 환경에서 PL RTL UART 보드 검증 방법
0
118
2
7강에서 실습하려면 FPGA 보드가 필요한지 궁금합니다.
0
115
1
5장 강의 노트 확인 부탁드립니다.
0
123
2
멀티바이트프레임 로직 예시
0
152
2