게시글
질문&답변
2024.04.30
Text Editor에 관한 질문입니다.
안녕하세요. UltraEdit가 있으면 좋은데, 없으면 평소 사용하는 Editor나 Default Editor를 사용하셔도 됩니다. 다만 Tab : 8, Indent : 8 로 지정하시면 코드가 정렬되어 보입니다. 감사합니다 ~!!
- 0
- 1
- 31
질문&답변
2024.04.18
Block Memory Interface 응용
안녕하세요. 코드를 압축해서 (프로젝트 파일 전체) 메일( alex@ihil.co.kr or jungatk@naver.com )로 보내주시길 바랍니다. 확인해 보고 답변드리도록 하겠습니다. 감사합니다 ~!!
- 0
- 1
- 51
질문&답변
2024.04.15
전체 시스템 구성도의 종단 저항 위치 질문
안녕하세요~ 종단저항은 CAN Transceiver 모듈에 포함되어 있습니다. 감사합니다 ~!!
- 0
- 1
- 37
질문&답변
2024.04.01
elf 파일 다운로드 오류
안녕하세요. 에러 메시지를 보니, Target no device found 가 나오네요. 이 메시지는 ST-LINK와 보드가 제대로 연결되지 않아서 발생합니다. 아래와 같이 몇가지를 시도해 보시길 바랍니다. 1) ST-LINK fw 업데이트 : st-link fw가 최신 버전으로 업데이트 되지 않으면 연결이 안되는 경우가 있습니다. 강의 5페이지의 내용을 따라서 fw 업데이트 해 보세요. 2) STM 보드에는 ST-LINK가 내장되어 있습니다. 외부와 내부 ST-LINK를 동시에 연결하면 연결 오류가 발생합니다. 7페이지의 내용대로 둘중에 하나의 방법대로 연결해 주어야 합니다. 특히 외부 ST-LINK를 사용하면서, 디버깅 메시지를 확인하기 위하여 USB 케이블을 연결하면, 외부 ST-LINK와 내부 ST-LINK가 충돌이 발생합니다. 감사합니다 ~!!
- 0
- 1
- 51
질문&답변
2024.03.22
수업 내용중 질문드립니다.
안녕하세요 1) 자료실에 " microBlaze_ manual.zip" 파일을 다운로드 받으셔서 압축을 풀면 " 7A35T_Arty_lwIP_EthernetLite_VIV2015_2.pdf " 파일이 있습니다. 해당 파일의 17페이지 내용입니다. 해당 파일을 전체적으로 보시는 것이 도움이 많이 됩니다. 2) 105 페이지가 아니고(오타입니다) 120페이지에 나와 있는 HW Design Block을 의미합니다. 3) DDR Controller를 구성하는 MIG (Memory Interface Generator)에는 많은 옵션들이 있습니다. 본 강의에는 간략하게 설명되어 있는데, Verilog FPGA Program 3 (DDR Controller, Arty A7-35T) 강의는 주 내용이 DDR Memroy Controller를 구현하는 것이기 때문에 옵션들이 자세히 설명되어 있습니다. 강의 내용들이 업데이트 되면서, 강의 제목도 변경이 되었습니다. 이러한 부분들이 제대로 반영되지 못한 점 양해 부탁 드립니다. 감사합니다 ~!!
- 0
- 1
- 168
질문&답변
2024.03.21
STM32F103R8T6으로 구현 시 문제
안녕하세요. 에러 메시지를 보니, RAM 메모리 사이즈가 부족해서 발생한 것이네요. 데이터시트를 찾아보니, STM32F103R8T6은 20 Kbytes SRAM을 지원합니다. 강의에서 사용된 STM32F411RE는 128 Kbytes SRAM 입니다. SRAM사이즈가 큰 mcu을 사용해야 할 것 같습니다. 감사합니다 ~!!(사진)
- 0
- 1
- 57
질문&답변
2024.03.11
수업 자료 링크 오류
제가 방금전에 확인해 보았는데 자료 정상적으로 다운로드 할 수 있습니다. 수업자료를 다운받으시면 "자료링크08.txt" 파일이 다운됩니다. 파일안에 링크로 접속하셔서 암호 입력하시면 관련 자료 다운로드 받으실 수 있습니다. 감사합니다 ~!!
- 0
- 1
- 67
질문&답변
2024.03.06
ifelse, 삼항연산자에 대해서 질문 있습니다.
안녕하세요. RTL 설계는 대부분의 코드가 아래와 같이 구현됩니다. 연산 - Mux - Flip/Flop - 연산 - Mux - Flip/Flop - 연산 - Mux - Flip/Flop ~ Mux를 if-else문이나, 3항 연산자나, case문으로 구현하지만, 합성을 하면 동일하게 변환됩니다. mux를 사용하면 delay가 많아진다는 것은 다른 이야기 입니다. 즉 Digital Logic에서 중요한 것은 Clock의 동기에 맞게 설계하는 것이고, 위에서 Flip/Flop과 Flip/Flop 사이에 있는 "연산 - Mux"가 1-clock 안에 구현이 되어야 합니다. "연산 - Mux"가 구현할 내용이 많아서 1-clock 안에 동작하지 않으면 Timing 오류가 발생합니다. 이러한 경우는 "연산-Mux"를 2개나 3개로 나누어서 그 중간에 Flip/Flop을 추가해서 Timing 오류가 발생하지 않도록 구현해야 합니다. 제 코드는 주로 3항 연산자로 이루어져 있습니다. 저의 오랜 경험에 의하면 3항 연산자를 사용할 때 코드가 보기에도 좋고 간단히 몇줄로 처리할 수 있습니다. 3항 연산자가 처음에는 낯설고 코드 분석도 어려운 부분이 있을 수 있지만, 습관이 되면 참 편리한 것 같습니다. 감사합니다 ~!!
- 0
- 1
- 101
질문&답변
2024.02.24
WinIDT 프로그램 다운로드 경로 문의
자료 다운로드 받은 곳에서 WinIDT_ v13.zip 다운받으시면 됩니다 ~!!
- 0
- 1
- 79
질문&답변
2024.02.21
설정문의
안녕하세요. CN10_12는 CN10 커넥터의 12번 핀을 의미합니다. CANH, CANL (표 2-5)는 보드가 아니라, Can Transceiver 모듈의 핀을 의미합니다. 4페이지의 "[그림2-2] CAN Transceiver Module" 의 핀을 의미합니다. 모듈의 4핀이 아니라, 2핀짜리 핀을 의미합니다. 7페이지의 "[그림-2-5] 테스트를 위한 보드 구성"을 참조하세요. 보드에는 내부에 ST-Link 모듈이 포함되어 있습니다. 보드 내부에 있는 st-link 를 사용하는 방법은 2.6 프로그램 다운로드 부분을 참조하세요. 감사합니다 ~!!
- 0
- 1
- 62