레지스터 데이터 이동 관련 질문입니다.

감사합니다!! led가 생각대로 켜지지 않는건 다른 이유에서이겠군요.. 감사합니다

레지스터 데이터 이동 관련 질문입니다.

주소는 틀리지만 데이터는 알맞게 들어가긴 합니다(사진)

안녕하세요! 타이밍 관련 질문입니다

(사진)하하.. 리뷰를 먼저 다 해볼걸 그랬네요. 코드를 보니 제 생각이 맞는 것 같아요! arready, arvalid가 모두 1일 때 rvalid가 1로 올라가고, data read가 가능해지네요. 그게 위에서 말한 0 4 0 8 0 c 에서 '0'의 타이밍이 되겠군요! Read와 write는 ready valid 가 모두 1일때 동작이 일어나고, 내부적으로 AR은 ready,valid이 다른 의미로 사용되는 것으로 이해하겠습니다 :)감사합니다!

안녕하세요! 타이밍 관련 질문입니다

(사진)이 부분을 보니 이해가 가네요! 애초에 read address 자체는 input이고, 그 주소값을 axi_araddr 레지스터에 인가해주는 타이밍이 arready가 0, arvalid가 1일 때 이군요!그 후에 다시 arready를 0으로 만들어줘서 address를 새롭게 받을 준비를 하고 ..그래서 ARADDR에 0 4 0 8 0 c 이런 식으로 하나의 텀을 두고 타이밍이 맞춰지는 것 같은데, 연속으로 0 4 8 c .. 이렇게 값을 넣지 않는 이유가 있을까요? 제 추측으로는 Read data를 위한 타이밍을 만드는 것인가 싶기도 한데, 그렇다면 AXI lite 프로토콜에서는 이런 형식을 꼭 맞춰야 할 것 같은데 제 생각이 맞을까요?

리눅스에서는 FPGA가 불가능한가요?

혹시 wsl이 아니라 우분투 컴퓨터 사용하시는거라면 ls /dev/tty로 연결된 포트 번호를 확인하신 후 sudo chmod 666 /dev/tty/ttyUSB(해당하는 번호)로 권한 주시면 vitis에서도 포트번호 바로 뜹니다!(사진)