17:18 분에서 RJ45잭에 ...

안녕하세요, 답변 남겨드립니다.아래 더 정확한 내용으로 답변 남겨드립니다. 아래 내용으로 참조해주세요.먼저, RJ45 잭의 1, 2, 3, 6핀 조합은 IEEE 802.3 표준에 따라 10/100Base-TX Ethernet의 Differential Pair로 사용되며, 일반적으로 다음과 같습니다.1, 2번핀 : TD+ / TD– (Transmit Data, 송신 라인)3, 6번핀 : RD+ / RD– (Receive Data, 수신 라인)실제 Kycon G8X 시리즈 중 일부 모델(G8X-188S7-BP 등)은 Magnetics(트랜스 내장형) 이 포함된 버전과 Non-magnetic 버전이 혼재되어 있으며, 이때 핀 매핑이 다르게 표기됩니다. 따라서 “5,6핀에 RD”가 표시된 회로는 내부 트랜스의 코일 종단이 7,8번으로 재매핑된 버전이므로, 이는 Magnetics 내장형 RJ45 구조를 전제로 합니다.다음으로 EARTH 접지(Earth Ground) 연결은 RJ45의 Shield(금속 외피)에 대한 Chassis Ground(섀시 접지)를 의미합니다. 데이터시트에서는 Shield terminal을 ‘Shell’ 혹은 ‘Mounting tab’으로 표시하고 있으며, 이 부분은 신호용 GND(Logic GND)가 아닌 보호용 접지(ESD 보호 경로)로 처리해야 합니다.Ethernet 회로에서 이 Shield-GND를 처리하는 표준적인 방법은 다음과 같습니다.Shield(Earth)와 Board GND는 직접 연결하지 않고,0Ω 저항, 100nF 커패시터, 또는 ESD Suppressor를 직렬로 삽입하여 RF 노이즈와 ESD를 바이패스시킵니다.Ferrite bead(임피던스 600Ω@100MHz 수준)를 함께 배치하면, ESD 스트로크나 고주파 노이즈가 Board 내부 회로로 들어오는 것을 억제합니다.예를 들어 STM32 + LAN8720A PHY 회로를 설계할 때, RJ45 Shield는 “EARTH” 네트로 표기되고 이 네트는 Board GND와 100nF 커패시터로 연결되어 있습니다. 실제 레퍼런스 회로는 Microchip LAN8720A Evaluation Board (EVB8720A-CZ)을 참조하시면 동일하게 구성되어 있습니다.즉, 질문하신 “EARTH 접지 레퍼런스 회로”는 Kycon 데이터시트에서 직접 제공되는 것이 아니라, PHY 칩 레퍼런스 설계(예: Microchip, TI, Realtek 등)에서 RJ45 잭의 Shield 처리 부분으로 확인하실 수 있습니다. 대표적으로 아래와 같이 연결됩니다.RJ45 Shield --- [100nF] --- GND | [ESD Diode to GND] 또한, 고속 Ethernet(>100Mbps) 설계에서는 Shield-GND 연결 임피던스를 최소화하기 위해 Shield 접점과 GND Plane 사이의 거리도 3mm 이하로 유지하도록 권장됩니다.따라서, 정리하자면데이터시트의 1,2핀은 TD, 3,6핀은 RD이며, 5,6핀을 RD로 사용하는 것은 특정 RJ45 내부 트랜스 구조 버전(G8X-188S7-BP의 특정 파생 모델) 기준입니다.EARTH 접지는 RJ45 Shield(Earthing tab)용이며, PHY 신호 GND와 직접 연결하지 않고 100nF 커패시터 또는 Ferrite bead를 통해 간접 연결해야 합니다.레퍼런스는 PHY 칩 벤더(Microchip, TI 등)의 Evaluation Board Schematic에서 확인하는 것이 가장 정확합니다.추가로 회로 예시나 Layout Reference를 원하신다면 LAN8720A EVB 회로도를 기반으로, RJ45-EARTH-GND 경로 부분을 분석해드릴 수도 있습니다. 원하신다면 해당 부분의 정량적 설계(임피던스 계산 포함)로 이어서 설명드리겠습니다.

no data path질문

안녕하세요, 답변 남겨드립니다.강의 내용 그대로 따라했는데 “no path”가 나왔다면합성된 Top module에 clk 포트가 실제 존재하는지,create_clock 구문이 해당 포트명과 일치하는지,Timing Analyzer 실행 시 SDC가 실제로 적용되었는지를 확인해보셔야 합니다.Quartus나 Vivado에서는 흔히 SDC가 “unconstrained” 상태로 빠지는 경우가 있어, GUI 상에서 Constraint Assignment 창에서 파일을 수동으로 추가해야 정상 동작합니다.즉, 강의의 절차는 맞더라도 현재 사용 중인 Tool의 버전 차이 또는 Clock 포트 미인식으로 인해 Analyzer가 Path를 탐색하지 못하는 것이 원인일 가능성이 높습니다.

A0, A1 핀 질문 있습니다.

안녕하세요, 답변 남겨드립니다.ADC의 A0, A1 핀을 DGND에 연결하신 부분은 정확히 말씀하신 대로 I2C Slave Address를 고정하기 위한 하드웨어 어드레스 설정 목적입니다. 대부분의 ADC 칩(예: ADS1115, ADS1015 등)에서는 A0, A1 핀이 Address Pin으로 정의되어 있으며, 각 핀을 GND, VDD, SDA, SCL 중 어디에 연결하느냐에 따라 I2C Address가 결정됩니다.데이터시트 35페이지에서 확인하신 '1000000'이라는 7비트 I2C Address는, A0, A1 핀이 모두 DGND에 물린 상태를 의미합니다. 즉, 이 구성이 칩의 기본 주소 (0x40 또는 0x48 등, 상위 비트 포함 시 8비트 주소로 표현됨)를 선택하게 되는 것입니다.예를 들어, 다음과 같은 형태로 Address Mapping이 정해져 있습니다.A1=GND, A0=GND → 1000000 (0x40)A1=GND, A0=VDD → 1000001 (0x41)A1=VDD, A0=GND → 1000010 (0x42)A1=VDD, A0=VDD → 1000011 (0x43)이 방식의 목적은 하나의 I2C 버스에 동일한 ADC 칩을 여러 개 연결할 때, 각 칩의 주소 충돌을 피하기 위함입니다. 예컨대 MCU가 I2C를 통해 4개의 ADC를 제어하려면 각 칩의 A0/A1 핀을 조합하여 서로 다른 Address를 갖도록 설정합니다.실무적으로는 보드에서 단일 ADC만 사용한다면 불필요한 floating이나 노이즈 coupling을 방지하기 위해 A0, A1을 단순히 GND에 묶어 고정 주소로 두는 것이 가장 안정적입니다. 반면 확장 가능성을 고려한 설계라면, 0Ω 저항 패턴(즉, 옵션 저항 자리)을 두어 A0/A1을 VDD로 점퍼 변경할 수 있게 합니다. 이렇게 하면 생산 시 보드 리비전 없이도 Address를 유연하게 변경할 수 있습니다.정리하자면, ADC의 A0, A1 핀을 DGND에 연결하신 이유는 의도적으로 I2C Address를 ‘1000000’으로 설정하기 위한 하드웨어 고정 설정이며, 이는 데이터시트의 Address Table에 기반한 표준적인 구성입니다.

현재 schematic설계 챕터 듣고 있는데... 궁금한점은

안녕하세요, 답변 남겨드립니다.결론부터 말씀드리면, KiCad 자체는 전기적 시뮬레이션(전압·전류 분석)을 직접적으로 수행하는 툴이 아닙니다. 하지만 몇 가지 방법을 통해 실제 동작을 가늠할 수 있습니다.첫 번째로, KiCad + ngspice 연동 시뮬레이션이 가장 현실적입니다. KiCad의 Eeschema에는 ngspice가 내장되어 있어, schematic을 SPICE 모델 기반으로 시뮬레이션할 수 있습니다. 예를 들어, Power 회로에서 STM32의 전원(VDD, VCAP 등)에 연결된 LDO, 레귤레이터, 커패시터, 저항 등을 SPICE 모델로 정의해두면, DC Operating Point 또는 Transient 해석을 통해 전압 안정화나 부하 전류 흐름을 확인할 수 있습니다. 회로도 상에서 Simulation Profile을 생성하고, 각 부품의 SPICE netlist를 지정한 뒤 시뮬레이션을 실행하면 됩니다.두 번째로, MCU나 디지털 IC와 같은 블랙박스 소자는 실제 SPICE 모델을 제공하지 않으므로 모델링 대체법을 사용합니다. 예를 들어, STM32F103의 VDD 핀에는 내부 로직이 수mA~수십mA 전류를 소모하므로 이를 일정 저항 혹은 전류원(Current source) 형태로 근사합니다. 예를 들어, VDD 핀을 3.3V 전원에 연결하고 약 10mA 전류 부하로 모델링하면, LDO 출력단의 전압 강하, 리플, ESR 효과 등을 검증할 수 있습니다.세 번째로, KiCad에서의 전류 시각화가 한계가 있으므로, LTspice 또는 PSpice 같은 전문 SPICE 시뮬레이터로 동일 회로 일부를 이식해보는 방법이 많이 사용됩니다. 예를 들어 Power tree의 LDO 출력, USB 전원, ADC 입력 필터 등 일부 구간만 추출하여 LTspice에서 transient 해석을 수행하면, 부품별 동작 전압·전류 파형을 훨씬 정밀하게 검증할 수 있습니다. 실제로 현업에서는 MCU 주변 전원 회로나 센서 인터페이스 아날로그 구간을 LTspice로 재현하고, Digital 구간은 Functional Block으로 단순화하여 해석합니다.네 번째로, KiCad의 ERC/DRC 검사 기능으로 전기적 오류(전원 충돌, Floating net 등)를 1차적으로 검증해야 합니다. 이 단계에서 Net간 단락 여부, Power flag 누락, Ground loop 등 기본적인 전기적 제약을 확인합니다. 또한 Power budget spreadsheet를 작성하여, 각 IC별 공급 전류 합계를 산출하고, LDO 또는 DC-DC Converter의 용량과 Margin(보통 20~30%)을 비교하는 것이 좋습니다. 예를 들어, STM32F103이 최대 30mA, Ethernet PHY가 120mA, ADC가 10mA, 기타 주변이 40mA라면 총 약 200mA가 되므로, 3.3V 레귤레이터를 300mA 이상급으로 설계하고, 부하응답 시험을 통해 5% 이내의 전압 드롭을 허용하는 식입니다.결국 실제 동작의 완벽한 재현은 불가능하더라도, 시뮬레이션 + 전류 근사 + ERC 검증을 조합하면 PCB 제작 전 충분히 리스크를 줄일 수 있습니다. 예를 들어 KiCad+ngspice에서 VDD=3.3V, MCU 부하=10mA, LDO=TLV73333 모델을 설정하면, 출력 리플 10mV 이하, Dropout 200mV 조건에서 정상 동작을 확인할 수 있습니다. 이후 PCB 제작 후 실제 오실로스코프 측정으로 파형을 검증하면, 시뮬레이션과의 오차를 통해 모델링의 정확도를 보정해나가는 것이 이상적인 절차입니다.

강의 제목 질문드립니다!

네 안녕하세요,확인해보니 말씀 주신 부분이 맞습니다.43강, 44강, 45강의 제목이 실제 내용과 하나씩 밀려 있는 상태로 확인되었습니다.정확히는42강이 Motor Driver schematic 설계,43강이 Bulk Capacitor & Power Supply 선택하기,44강이 UART to TTL Converter schematic 설계 - datasheet 리딩,45강이 UART to TTL Converter schematic 설계하기로 구성되어 있습니다.확인해주셔서 감사합니다.조만간 강의 목록을 수정해두도록 하겠습니다.그 동안은 약간의 불편함이 있겠지만, 말씀해주신 순서대로 참고 부탁드리겠습니다.

SRAM 강의 modelsim 시뮬레이션에서 inner 메모리를 Objects 리스트에서 찾으려고 하는데 안보입니다.

안녕하세요, 답변 남겨드립니다.버전마다 원인이 다를수있어서 아래 방법들 한번 시도해보시겠어요?1. 시뮬레이션 시작 전 설정상단 메뉴에서 Simulate → Start Simulation... 선택창이 열리면 상단 탭 중 Optimization 탭으로 이동다음 항목을 설정Enable optimization은 그대로 둠Debug / Access 항목을 All 또는 Full Visibility 로 변경(버전에 따라 “Debug: All”, “Signal Visibility: Full” 등으로 표시됨)설정을 마친 후 OK → Run 클릭이렇게 하면 내부 메모리(mem)가 최적화로 숨겨지지 않고 표시됩니다.2. Memory List에서 인스턴스 선택시뮬레이션이 실행된 상태에서 상단 메뉴 View → Memory 선택→ “Memory List” 창이 나타납니다.“Memory List” 창에서 /tb_sram/u_sram_8 인스턴스를 클릭3. Objects 창 확인Objects 창의 상단 Scope 드롭다운이 /tb_sram/u_sram_8 로 되어 있는지 확인(다른 스코프로 되어 있으면 mem이 보이지 않음)이제 Objects 창에서 mem 신호가 표시되어야 합니다.4. 웨이브폼에 추가mem 신호가 보이면Objects 창에서 mem 항목을 마우스로 드래그해서 Wave 창에 놓습니다.이후 시뮬레이션을 실행하면 강의처럼 내부 메모리 내용이 웨이브폼에 표시됩니다.5. 그래도 안 보일 때다시 Simulate → Start Simulation... 열고Optimization → Access: All 로 되어 있는지 재확인설정 후 Restart 또는 시뮬레이션 재실행

전자캐드기능사는 어떤가요?

안녕하세요, 답변 남겨드립니다.전자캐드기능사는 회로설계나 PCB 설계 입문자에게는 유용할 수 있지만, 실제 회로설계 또는 하드웨어 엔지니어로의 취업에는 제한적인 영향을 미칩니다. 해당 자격증은 주로 OrCAD 기반의 회로도 작성 및 PCB 기본 설계 과정을 다루며, 실무보다는 ‘기초 설계 도구 활용 능력’을 검증하는 성격이 강합니다. 즉, 산업 현장에서 요구하는 Mixed-signal PCB 설계, 전력·신호 무결성 분석, EMC 대응, 고속 디지털 설계 같은 고급 기술 역량과는 직접적인 연관이 적습니다.PCB HW설계 실무 강의에서도 다루듯이, 실제 취업에서 중요한 것은 Power Budget 작성, Pin Mapping, Layer Stack-up, Return Path 및 Analog/Digital GND 분리, BOM 및 Gerber 파일 산출 등 ‘완전한 설계 Flow’를 경험해보는 것입니다. 전자캐드기능사에서는 단순한 회로 입력과 배선만 다루기 때문에, 현업 수준의 설계 역량을 평가하기에는 부족합니다.실무에서는 오히려 OrCAD, Altium Designer, Cadence Allegro, Mentor PADS 등 상용 툴을 활용한 프로젝트 포트폴리오가 더 높은 가치를 가집니다. 예를 들어, STM32F103 기반 Mixed-signal 보드를 설계하면서 Ethernet PHY, ADC, DAC, LDO 등을 통합하고 Signal Return Path를 검증한 결과물을 제출하면, 기업에서는 이를 정량적 기술역량으로 평가합니다. 특히 Layer Stack-up 규칙(예: 4 Layer 기준 Top/GND/Power/Bottom 구조)이나 EMI 대책 설계 등을 포함하면 자격증보다 훨씬 높은 평가를 받을 수 있습니다.실제 현업에서 전자캐드기능사를 준비하는 사례는 많지 않습니다. 실무자보다는 학생이나 초보자가 설계 흐름을 익히기 위한 ‘입문용 인증’으로 준비하는 경우가 대부분입니다. 따라서 이 자격증은 “기초 전자캐드 도구를 다룰 줄 안다”는 보조적인 어필 수단일 뿐이며, 이를 기반으로 STM32 기반 보드 설계 프로젝트나 Power & Signal Flow 설계 과제 경험을 병행하시면 훨씬 실질적인 경쟁력을 확보하실 수 있습니다.

Debugging pin 글로벌 라벨에 대한 질문 있습니다.

안녕하세요, 답변 남겨드립니다.질문하신 내용은 STM32F103의 디버깅 핀(JTAG/SWD 관련 신호)을 schematic에 설계할 때, 글로벌 라벨 명을 JTMS_F407, NTRST_F407처럼 명명한 근거가 무엇이냐는 부분으로 이해됩니다.먼저, STM32F103의 데이터시트를 보면 각 포트 핀(PB14, PB13, PB12 등)은 “main function” 열에 단순히 GPIO명(PB14, PB13 등)으로만 표시되어 있습니다. 그러나 실제로 이 핀들은 “alternate function(AF)”으로서 특정 디버깅 기능을 수행할 수 있습니다. 예를 들어 STM32F103의 PB3~PB4, PA13~PA15 등은 JTAG/SWD 포트로 설정될 수 있으며, 데이터시트보다는 STM32F103 Reference Manual (RM0008) 및 ST의 Debug Interface application note (AN2606)에서 해당 핀들의 디버깅 기능이 정의되어 있습니다.JTMS_F407, NTRST_F407 등의 라벨을 붙인 이유는, STM32F407과 STM32F103 모두 ST의 Cortex-M 시리즈 MCU로서, 디버깅 인터페이스(JTAG/SWD)가 공통적으로 존재하기 때문입니다. 즉, 기능 명(JTMS, JTCK, JTDI, JTDO, NTRST)은 Cortex-M CoreSight 표준 인터페이스 규격(ARM Debug Interface v5 Architecture, ADIv5)에 기반하여 동일하게 사용됩니다. 따라서 설계 시 pin 라벨을 “PB14”로만 두기보다는, 핀의 기능 역할을 명시적으로 표현하기 위해 글로벌 라벨로 “JTMS”, “JTCK”, “NTRST” 등의 명칭을 추가하는 것이 하드웨어 설계상 더 명확합니다.예를 들어, STM32F103의 디버깅 핀 매핑은 다음과 같이 설정됩니다.JTMS/SWDIO → PA13JTCK/SWCLK → PA14JTDI → PA15JTDO → PB3NTRST → PB4따라서 schematic에서 “PB14, PB13, PB12”에 JTMS_F407 등의 이름을 부여한 것은 단순히 STM32F103의 기능을 따른 것이 아니라, STM32 시리즈 간 호환성과 디버깅 신호의 의미적 일관성을 유지하기 위한 설계 관례입니다. 실제 PCB 설계 시, 동일한 디버깅 커넥터(예: 2x5 10pin ARM JTAG Header)를 여러 MCU 제품군에 공통적으로 사용할 수 있게 되며, 이는 재사용성 및 설계 효율을 높입니다.요약하자면, 데이터시트에 “PB14”라고만 표기되어 있어도, Reference Manual과 ARM Debug Interface 스펙을 근거로 “JTMS”, “JTCK” 등의 기능명이 존재하고, 설계자는 이를 schematic 상에서 명시적으로 표현하여 디버그 인터페이스의 연결 관계를 명확히 하기 위해 글로벌 라벨을 부여한 것입니다.실무적으로는, 같은 회로보드에서 STM32F1, F4, F7 등의 시리즈를 교체하더라도 JTAG 핀의 역할은 동일하므로, 이러한 라벨링 방식은 하드웨어 디버깅 포트를 설계할 때의 표준화된 접근입니다.

현재 stm32 Mixed-signal 보드 설계 수강중인데요??

안녕하세요, 답변 남겨드립니다.제가 직접 임베디드 강의를 기획하지는 않아서,무료로 들으실 수 있는 강의 좋은게 있어서 추천드립니다.https://inf.run/NuX4o

PLL과 X크리스탈(xtal) 차이

안녕하세요, 답변 남겨드립니다.STM32와 같은 MCU 기반 회로에서 PLL(Phase-Locked Loop)과 크리스탈(Quartz Crystal, Xtal)은 모두 클럭을 생성하거나 안정화시키는 역할을 하지만, 그 동작 원리와 회로 내 역할은 다르며, 항상 동시에 쓰이지는 않습니다.크리스탈은 물리적으로 진동하는 석영 결정체로, 전압을 가하면 특정 고유 주파수로 매우 안정적으로 진동합니다. MCU 내부의 오실레이터 블록에 크리스탈을 연결하면, MCU는 이를 기준 주파수(reference clock)로 사용합니다. 예를 들어, 8 MHz 크리스탈을 연결하면 MCU는 내부 회로에서 그 주파수를 매우 정밀한 기준 클럭으로 사용하게 됩니다. 크리스탈의 장점은 주파수 안정성이 높고, 온도나 전압 변화에 따른 드리프트가 작다는 점입니다. 대신, 주파수를 크게 변경하거나 배수로 증폭하는 데는 적합하지 않습니다.반면 PLL은 전자적으로 입력된 기준 클럭을 기준으로 위상을 고정시키면서 원하는 배수나 분주로 클럭을 변환해주는 회로입니다. PLL의 출력 주파수는 입력 주파수 * N / M (N: 곱셈 계수, M: 분주 계수) 형태로 계산되며, 예를 들어 8 MHz 크리스탈을 입력으로 하고 PLL 배수기를 9로 설정하면 72 MHz의 시스템 클럭을 얻을 수 있습니다. PLL은 클럭 신호를 고속화하거나 여러 주파수를 동시에 생성할 때 매우 유용하며, STM32 내부에서는 CPU, USB, ADC 등 블록별로 다른 클럭 도메인을 만들기 위해 사용됩니다.현업의 설계 예시로 보면, MCU의 시스템 클럭을 72 MHz로 동작시키기 위해 외부 8 MHz 크리스탈(Xtal)을 기준으로 PLL 블록을 통해 ×9배 증폭하여 사용하는 구성이 일반적입니다. 즉, Xtal은 ‘기준’ 클럭을 제공하고, PLL은 ‘변환’ 및 ‘분배’를 담당합니다. 하지만 모든 MCU 설계에서 반드시 두 블록을 함께 사용하는 것은 아닙니다. 저전력 애플리케이션이나 보드 공간이 제한된 설계에서는 내부 RC 오실레이터(예: HSI, High Speed Internal RC)를 기준으로 PLL을 동작시키거나, 반대로 PLL을 사용하지 않고 Xtal만으로 구동하기도 합니다.정리하자면, PLL과 크리스탈은 클럭 생성 체계의 서로 다른 단계에 속합니다. Xtal은 매우 안정적인 기준 클럭 소스이고, PLL은 그 기준을 다양한 속도로 변환·분배하는 회로입니다. 따라서 두 블록은 자주 함께 쓰이지만, 회로의 용도와 성능 요구(예: USB 동작 48 MHz, ADC 샘플링 정확도, 저전력 모드 등)에 따라 단독으로 쓰이는 경우도 충분히 있습니다.예를 들어 산업용 모터 제어 보드의 경우, 8 MHz 크리스탈을 기반으로 PLL을 통해 72 MHz 시스템 클럭과 36 MHz ADC 클럭을 동시에 생성해 안정성과 정밀도를 모두 확보합니다. 반면 IoT 센서 노드처럼 저전력 중심 설계에서는 내부 RC 오실레이터만으로 구동하고 PLL을 끄는 방식으로 소비전력을 약 20~30% 절감하기도 합니다.따라서 요약하면, PLL과 Xtal은 동시에 쓰이는 경우가 많지만, 서로 대체 가능한 관계는 아니며, 회로의 목적과 정확도, 전력 요건에 따라 선택적으로 사용됩니다.