alex

안녕하세요?ex_code03a 는 11bits adder + 1bits 비교기를 사용하고,ex_code03b는 11bits adder + 11bits 비교기를 사용하기 때문에 ex_code03a가 더 효율적인 코드입니다. ex_code03a의 42라인에 오타가 있네요 ㅠㅠ 아래와 같이 수정해야 합니다.out <= add[10] ? 10'd1023 : add[9:0]ex_code03a는 add[10] bit 가 1인지 아닌지를 비교하고, ex_code03b는 (in1+in2) 값이 1023과 큰지를 비교(11bits 비교기)합니다.

Verilog를 이용한 FPGA 활용기초 37p 질문입니다.

안녕하세요.<ol><li>IntcInitFunction, InterruptSystemSetup 함수 선언은 되어 있습니다. 강의 자료 보시면 127페이지의 소스 설명 73-74 라인 참조하세요</li><li>KeyVal 에 대한 내용 : 회로도를 보시면 (9페이지) FPGA_PL_KEY1 신호가 K2 스위치가 눌러지면 0 값이 입력되고, 스위치를 떼면 1 값이 입력됩니다. 강의 내용은 이 신호를 기준으로 프로그램 되었습니다. 즉 스위치를 누르는 순간(1 -> 0)을 falling 신호로 보고, 스위치를 떼는 순간(0->1)을 rising 으로 보았습니다.</li></ol>강의 내용은 제가 프로그램을 직접하고 보드에 올려서 확인한 내용을 기반으로 하고 있습니다. 그러나 혹시 모를 오류가 있을 수는 있으니 이해 부탁 드립니다. 강의 내용이 쉬운 내용은 아닙니다. 강의 내용대로 열심히 하시는 모습에 응원을 보내드립니다. fpga 프로그램이 배우기도 어렵고 시간도 많이 소요됩니다. 그러나 열심히 하다보면 감이 생기고 자신감이 생기게 됩니다. 제가 보기에는 프로그램을 내 마음대로 다룰 수 있을 정도가 되면 현업에서 프로젝트를 진행하시는데 충분할 것으로 생각합니다. 끝까지 강의 완주하시고 이해가 안 되시는 부분은 반복해서 공부하시길 바랍니다.감사합니다 ~!!&nbsp;

P127~129 교안내용

안녕하세요.Zynq는 PS와 PL 로직을 구분하고 이해하는 것이 중요합니다. PS는 기존의 로직 구현에서 하듯이 xdc 파일을 사용하여 핀을 설정하지 않습니다. PS는 Block Design으로 구현됩니다. 강의자료의 79 페이지에 K1에 대한 내용이 있습니다. 82페이지에 K1, D0에 대한 설정부분이 설명되어 있습니다. PS 로직은 이렇게 설정하고 Vitis에서 C Code로 구현합니다.반면에 PL은 xdc 파일에서 핀 설정을 해 줘야 합니다. 소스 코드 (system_wrapper.v) 파일에서 gpio_rtl_0_tri_i, gpio_rtl_l_tri_o 핀들이 각각 input [0:0], output [3:0]로 설정되어 있고, 이 핀들이 Block Design의 axi_gpio_0, axi_gpio_1 에 연결됩니다. axi_gpio_0, axi_gpio_1 모듈은 프로세서 (ZYNQ7 Processing System) 외부에서 추가되었습니다. AXI 로 인터페이스 되어 있어서 Processor에서 AXI 인터페이스 (Vitis C Code)로 제어(구현)할 수 있습니다. 이 부분은 helloworld.c 에서 구현되어 있습니다.정리하면, K1 버튼은 PS 영역으로 Design Block에서 설정하고 C Code로 동작을 구현합니다. K2버튼과 (LED : D1 - D4)은 PL 영역으로 xdc 파일로 핀 설정을 하고, gpio 모듈을 Block에서 추가하고, 실제 동작 구현은 C Code로 이루어 집니다.6장 부분을 좀 더 자세히 이해하시면 도움이 될 것 같습니다.감사합니다 ~!!&nbsp;

8-interrupt 질문

안녕하세요.Zybo Z7도 Zynq7000 시리즈를 사용하는 보드입니다. 그러나 FPGA를 잘 다루는 숙련자가 아니면 추천하지 않습니다. FPGA는 사소한 문제가 있어서 동작하지 않고, 에러가 발생해서 디버깅 하는데 어려움이 많습니다. 일단 Zynq mini 7020보드를 구하셔서 진행하시는게 가장 좋은 방법입니다. 보드를 구하기 어려우시면, 전체 강의를 다 보시고 Zybo Z7으로 도전해 보시는 것이 좋습니다. 돌아가는 방법은 소스 코드 다운로드 받으셔서 다시 진행하시는 게 좋습니다. 중간 중간에 에러가 발생하면, FPGA를 많이 접해보지 않으신 분들은 해결하기 어려운 경우가 많습니다. 유익하고 좋은 강의 되시길 바랍니다. 감사합니다 ~!!

Zybo z7에서 실습을 진행할 수 있나요?

안녕하세요. UartLite, Uart16550 IP는 Uart Controller IP 입니다. 즉 Uart의 모든 내용이 구현된 IP 입니다. 제가 강의에서 설명 드린 내용은 Uart Controller를 로직으로 직접 구현하는 내용입니다. 내용 중에 FIFO를 사용한 것은 Uart Controller 내부에 송,수신 Buffer 용으로 사용한 것입니다. Uart를 추가해서 사용하려면 UartLite, Uart16550 IP를 사용하면 됩니다. 강의 내용은 uart controller를 직접 구현해 봄으로써 로직(verilog program)을 사용하는 스킬을 향상하려는데 목적이 있습니다. 감사합니다 ~!!

UART 구현 관련 질문

simulation은 제공되는 ip를 이용하기 때문에 특별이 동작이 안되는 경우는 잘 없습니다.저의 경우는 clock입력이나 reset 입력을 잘 못해서 종종 에러가 발생하곤 합니다. 입력되는 clock, reset 이 잘 설정되어 있는지 확인해 보시길 바랍니다.강의에 설명된 내용을 잘 살펴보시면 크게 어렵지 않을 것 같습니다.감사합니다~!!

simulation 질문

넵 맞습니다~!!

UART

안녕하세요.코딩 스타일은 생각보다 매우 중요합니다.자신에게 맞는 코딩 스타일을 만들어 가는 것이 좋습니다.강의에 설명된 코딩 스타일은 제가 오랫동안 일을 진행하고여러 코딩스타일을 접해보면서 나름 정리된 내용입니다.이를 기반으로 많은 프로젝트를 진행했습니다.&nbsp;차이가 나는 것은 크게 2가지 정도 입니다.&nbsp;1) next_state 를 사용하는냐 사용하지 않느냐?많은 분들이 next_state 를 사용합니다.fpga를 구현하는 것은 크게 mux 와 flip-flop(register)로 구성됩니다.mux는 combinational 로직으로 if, switch, assign, 기타 등등이고, register는 flip-flop 을 거치면서 1-clock delay가 발생합니다.어떤 분들은 mux (combinational logic)을 구현할 때,always (*) + switch (or if) 문을 사용합니다.저는 always (*) 문 대신에 wire (assign) + 3항 연산자를 사용합니다.제가 오랫동안 일을 하면서 3항 연산자를 이용하는 것이 가장 좋다고 생각했습니다.always 문을 combinational 로직과 register 로직과 함께 사용할 때 여러가지오류가 발생하거나 원치 않는 동작을 하는 경우가 많습니다.이로 인해 systemverilog 에서는 combinational logic을 위해서는 always_comb 를 사용하고register 로직에서는 always_ff 를 사용합니다.저는 always 문에서는 combinational 로직을 사용하지 않고, 오직 register 로직에서만 사용합니다.&nbsp;2) fsm 을 구현할 때, 각 상태별로 신호들을 묶어서 처리하느냐, 아니면각 신호별로 상태에 따라서 구현하느냐 의 차이입니다.저도 처음에는 각 상태별로 신호들을 묶어서 처리하였습니다. 다른 고급 언어들이 이처럼 구현합니다.그러나 많은 코드들을 접해보면서, 각 신호별로 구현하는 것이 더 좋은 것이라 생각하였습니다.여러가지 이유가 있겠지만,fpga 구현하는 것은 clock과의 싸움입니다.clock에 맞게 신호들일 처리되는지 simulation을 통하여 확인하고,clock이 안 맞으면, 1-clock, 2-clock, ** delay를 추가하여 타이밍을 맞추어야 합니다.코드 중에 xxx_1d, xxx_2d 신호들은 생각만으로 구현된게 결코 아닙니다.처음에는 대충 구현하고, simulation을 하면서 clock에 맞게 timing을 맞추어 주어야 합니다.아무리 간단한 로직이라 해도, 수십번의 simulation을 해야만 timing을 다 맞출수 있습니다.비교적 간단한 spi 로직도 수십번의 simulation을 하면서 1d, 2d 신호들을 추가하면서 타이밍을 맞추게 됩니다.&nbsp;질문 내용이 답변하기에는 내용이 많아서 두서없이 답변드렸습니다.제가 전에 저의 코드를 ChatGPT에게 물어보았던 적이 있습니다.매우 훌륭한 코드라고 답변을 받았습니다.저도 실무에서 20년 넘게 이 코드 스타일로 프로젝트를 진행하고 있습니다.코딩 스타일이 문제가 되었던 적은 없었습니다.또한 나중에 SystemVerilog를 접하게 된다면 저의 코딩 스타일이 SystemVerilog에서도 잘 맞는 것을 알 수 있을 것입니다.&nbsp;fpga를 배우는 것이 단시간에 되는 것은 결코 아닙니다.많은 시간이 필요하고, 코딩하고 simulation으로 검증하고, 보드에서 확인하고이러한 작업을 하다보면 조금씩 배우게 됩니다.&nbsp;아무튼 강의 통해 많은 도움되시길 바랍니다.감사합니다~!!&nbsp;

Verilog 코딩 스타일

안녕하세요.reset 관련된 내용 답변드립니다.<ol><li>xilinx 문서에는 async 대신에 sync를 사용하라고 권면합니다. 그러나 저의 경험상 sync로 해서 문제가 발생했던 적이 있습니다. 예전에 async로 항상 사용하다가 문서의 내용을 발견하고, sync로 모두 바꾸어서 진행했었는데, block memroy를 사용하는 중에 오류가 발생했습니다. simulation에서는 아무리 해도 정상동작하는데, 보드에서는 동작하지 않았습니다. 많은 시간 허비하다가 reset을 sync로 사용해서 발생한 문제로 결론이 났습니다. 그 후부터는 reset은 항상 async로 동작하게끔 구현합니다.</li><li>대부분 reset 을 POR(power-on-reset)회로로 동작합니다. 그러나 fpga의 경우 한번 더 생각해 봐야 합니다. 전원을 인가하면 por 에서 잠깐 동안 reset을 active 하고 바로 풀어줍니다. 그러나 fpga는 전원이 인가되면 Memory에서 Bitstream을 다운로드 하고 그 후에 Logic이 동작합니다. Logic이 동작할 때에는 이미 por이 끝난 상태이기 때문에 reset이 동작하지 않습니다. 이에 대해서는 FPGA 내부 동작 Sequence을 알아야 합니다. FPGA는 configuration을 진행할 때 내부 레지스터나 메모리를 초기상태로 만들고 진행합니다. 외부에서 별도의 reset 신호를 인가하지 않아도 자체적으로 reset을 구현한다는 의미입니다.</li><li>Reset이 아주 중요한 경우에는 어떻게 하나요? 이런 경우에는 다른 Processor에서 fpga을 reset 하도록 합니다. 즉 configuration이 완료된 후에 Processor에서 reset 신호를 만들어 인가해 줍니다. 또는 PLL IP를 사용한다면, PLL의 출력 신호 중에 locked 신호를 reset 신호로 사용하는 경우도 있습니다.</li><li>DDR Memory를 사용하는 경우에는, ddr IP에서 출력해주는 user interface reset 신호를 사용하는 것도 좋은 방법입니다. ddr과 연관이 있는 로직은 ddr과 sync를 맞추어 동작시키는 게 좋습니다.</li><li>저의 경험에 비추어 볼 때, FPGA 1개로 구현하는 경우에는 reset을 크게 신경 쓰지 않아도 됩니다. 저는 통상적으로 Active High, Async로 구현합니다. 이로 인해 문제가 발생했던 적은 없었던 것 같습니다. HW 적으로 초기값(reset 값)을 꼭 맞추어 주어야 하는 경우에는 주의해서 설계할 필요가 있을 수 있습니다.</li></ol>감사합니다 ~!!

xilinx 권고와 차이

안녕하세요.강의 자료는 다운로드 링크에서 받으시면 됩니다~감사합니다~!!

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