Vivado 2025.2 리눅스 설치 후 실행 에러와 솔루션 (libxv_commontasks.so)

안녕하세요!설치 과정 중에 해당 업데이트는 존재했던 것으로 기억하는데요. 그래도 원인 파악과 함께 솔루션까지 남겨주셔서 감사합니다. 크게 되실꺼에요.즐공하세요!!

vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.

안녕하세요 🙂alveo, kria, versal 는 Xilinx 에서 제공하는 FPGA Board 계열들입니다.현 강의에서는 Zybo board (Zynq) 를 사용중이라서 아무 문제 없어보여요.용량을 아낄 수 있는 방법중에 하나겠네요. (나중에 저런 보드까지 섭렵? 하지 않겠다고 하시면요 ㅎㅎ)즐공하세요!!

explorer.exe오류

스스로 해결하셨다니 다행입니다.그리고 해결 방법 또한 남겨주셔서 감사합니다!!크게 되실거에요. 즐공하세요 🙂

mobaxterm설치오류

해결이 되셨기를 바래요!

vitis 설치 관련 질문 있습니다!

안녕하세요 🙂FPGA 강의는 Windows 환경에서 진행했습니다. 초기에 드라이버를 잡는 부분이 WSL 에서는 어렵더라고요. 그래서 Windows/WSL 이렇게 두개가 설치되실꺼에요 (가능은 합니다. 다음링크 참고해주세요)버전에 따라서 어떤 문제가 있을지 몰라서, 그 부분이 대응이 어려울 것 같아요. 하지만 버전이 달라졌다고 해서, FPGA 를 사용하는 과정이 변함은 없으리라 생각합니다.무난하게 따라오시려면, 강의와 버전을 맞추시는 것을 추천드려요.FPGA 관련 강의는 Windows 로 생각하고 있습니다. 올해 FPGA S2 가 나올 예정인데요. 똑같이 Zybo board base 이고, Windows 에서 진행예정이에요.즐공하세요!

22장 vaild/ready

안녕하세요 🙂먼저 해당 조건에 대해 반대로 생각해보면, 이해에 도움이 될 거 같아요.이 수식을 뒤집어 생각해보면 더 명확합니다. (not 을 취해보죠) assign s_ready = ~m_valid | m_ready; // s_ready 가 0 이 되는 경우를 생각해봅시다.s_ready가 0이 되는 시점은 m_valid = 1 && m_ready = 0 일 때뿐입니다. 즉, "내가 내보낼 데이터가 꽉 차 있는데(m_valid=1), 다음 녀석이 못 받겠다고 버티는 경우(m_ready=0)" 에만 비로소 앞단에 "나도 더 이상 못 받아!"라고 s_ready = 0을 치는 것이죠.이것이 바로 Back-pressure의 핵심입니다. 따라서, 원래의 의미로 생각을 해보면,~m_valid: "내 마지막 칸이 비어있으니, 일단 밀어 넣어라." 또는 ( "|" or 기호 가 있으니까)m_ready: "내 마지막 칸이 차 있어도, 다음 녀석이 가져갈 거니까 한 칸씩 전진 가능하다. 그러니 밀어 넣어라."의 의미로 s_ready 가 1 이 됩니다.이해에 도움이 되셨기를 바래요.즐공하세요 🙂

./build시, waveform 'divide color' 사용

안녕하세요 🙂강의 영상을 촬영할때, 전부 "./build" 를 통해서 제작했습니다.tool 관련해서 버튼이 왜 막혀있는지는 모르겠네요. 지금 다시 해봤는데 저는 풀려있습니다. 강의때 사용했던 버전은 2020 이었고, test 는 2024 로 했어요.(사진)

Latch와 관련하여 (Time borrowing, Latch-based design)

안녕하세요 🙂저는 주로 "Latch 를 만들면 안되는" 설계를 해서, Latch 를 일부러 만들어서 사용하지는 않습니다. (엄창난 High Freq 를 요구하지않고, 안정성을 더 중요시 해서 그래요)실제로 사용하는가, 관점에서.네, 사용합니다.아주 높은 클럭 주파수를 뽑아내야 하는 고성능 프로세서 설계에서 주로 쓰입니다.실제로 쓰긴 하지만, 아무나 아무 때나 쓰지는 않습니다.장점: 클럭 주파수를 한계치까지 끌어올릴 수 있고, FF보다 면적이나 전력 면에서 유리한 면이 있습니다.단점(매우 큼): 질문자님이 짚으신 것처럼 타이밍 분석(STA) 난이도가 지옥 수준으로 올라갑니다. Static Timing Analysis 툴이 경로를 분석할 때 계산이 복잡해지고, 자칫 설계자가 의도하지 않은 레이스 컨디션(Race Condition)이 발생할 위험이 커요.정리하면, 일반적인? 로직설계에서 Latch 는 금기이나, 수 GHz 단위로 동작하는 CPU 설계팀 같은 곳에서는 타이밍 마진을 조금이라도 더 확보하기 위해서 Latch 를 사용합니다.즐공하세요!

output, reg 선언

안녕하세요 🙂네네 코딩 스타일인데, 저도 사람인지라 이것저것 씁니다.System Verilog "logic" 을 주로 사용합니다.기존 Verilog에서는 wire(연속 할당)와 reg(절차형 할당)를 엄격히 구분해서 써야 했죠. 이게 은근히 설계 실수를 유발하고 번거롭습니다. SystemVerilog의 logic은 이 둘을 하나로 통합한 것이라 보시면 됩니다.Latch 의 경우는 타입(logic)이 Latch를 만드는 게 아닙니다. Latch는 '코딩 스타일' 때문에 발생합니다.logic을 쓰더라도 always_comb나 always_ff 같은 전용 블록을 함께 사용하면 오히려 Latch 발생을 더 잘 잡아낼 수 있습니다. (그리고.. 어차피 tool 이 Lint 를 통해서 잡아줍니다 ㅎㅎ)현업에서 신경써야 할 것은 맞지만, 실수를 하더라도 금방 잡히니 너무 걱정하지 마세요.즐공하세요!

gvim

안녕하세요 🙂vim 은 커스터마이즈가 가능한 자유로운 에디터 입니다.우분투 상에서 gvim 을 설치 명령어는sudo apt install vim-gtk3즐공하세요 🙂