alswnsworkout6072

안녕하세요 ETA님 바쁘신데 답변 감사드립니다.&nbsp;아래는 전체 저의 코드입니다. 모범 답안에서 차이점은 clog2 function 부분 밖에 없습니다.<pre><code>`timescale 1ns / 1ps

// Design a module according to the following requirements
// Memory size: Width: 8 bits, Depth: DEPTH(parameter)
// Design a clog2 function (calculate log base 2 and round up). The clog2 is used for the address width.
// The memory interface operation should follow the timing diagram shown below.

 module clog2 #(
 parameter DEPTH = 256
)(
 input wire clk,
 input wire rst,
 input wire we,
 input wire [clog2(DEPTH)-1:0] addr,
 input wire [7:0] din,
 output reg [7:0] dout
);

 //TODO

 function integer clog2(input DEPTH);
 begin
 if(DEPTH == 1) begin
 clog2 = 0;
 end
 else if(DEPTH >= 2 && DEPTH < 4) begin
 clog2 = 1;
 end
 else if(DEPTH >= 4 && DEPTH < 8) begin
 clog2 = 2;
 end
 else if(DEPTH >= 8 && DEPTH < 16) begin
 clog2 = 3;
 end
 else if(DEPTH >= 16 && DEPTH < 32) begin
 clog2 = 4;
 end
 else if(DEPTH >= 32 && DEPTH < 64) begin
 clog2 = 5;
 end
 else if(DEPTH >= 64 && DEPTH < 128) begin
 clog2 = 6;
 end
 else if(DEPTH >= 128 && DEPTH < 256) begin
 clog2 = 7;
 end
 else if(DEPTH >= 256 && DEPTH < 512) begin
 clog2 = 8;
 end
 else if(DEPTH >= 512 && DEPTH <1024) begin
 clog2 = 9;
 end
 else begin
 clog2 = 1;
 end
 end
 endfunction

 
 reg [7:0] mem[0:DEPTH-1];

 integer i;

 always @(posedge clk or posedge rst) begin
 if (rst) begin
 dout <= 8'b0;
 for (i = 0; i < DEPTH; i = i + 1) begin
 mem[i] <= 8'b0;
 end
 end else if (we) begin
 mem[addr] <= din;
 end
 dout <= mem[addr];
 end



endmodule</code></pre>해당 코드 컴파일 시 컴파일 에러는 발생하지 않습니다. 혹시 컴파일 에러를 공유해주실 수 있을지 질문 드리고 싶습니다..&nbsp;추가로 현재 제가 사용하고 있는 xilinx version은 2020.2입니다. 하지만 xilinx version에 따라 컴파일 에러가 달라질 거라고 생각은 하지 않지만, 일단 공유 드립니다.<img src="https://cdn.inflearn.com/public/files/posts/a68e7dcc-91db-42c3-9dbf-507d0659714a/32d7fa4f-d694-4ea0-bd60-7cd009096f3b.png" media-type="img" alt="image.png" title="image.png" width="643" height="127">&nbsp;감사합니다.&nbsp;

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