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Challenge
募集締め切り

【2週間合成実習チャレンジ1期】実務環境(Synopsys Design Compiler)RTL合成を体験する

募集日程: 2025-12-23(火) ~ 2026-01-05(月) 先着順5名締切 講義日程: 2026-01-06(火) ~ 2026-01-19(月) 内容: HDLで記述されたRTLレベルのデジタル回路設計コードを論理ゲートに変換する過程を実習

Verilog HDL
synthesis
digital-logic

お知らせ

1 件

  • metaencorehr님의 프로필 이미지

    こんにちは、メタアンコールです。

    このチャレンジ講義は、直接SynopsysのDesign Compilerツールを使用しながら進められる講義です。

    どの講義をクリックしてもアンケート作成ボタンが表示されます。

    アンケートにご記入いただくことで、私たちがDesign Compilerツールを使用できる環境を提供することができます。

    必ずアンケートのご記入をお願いいたします。

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¥13,836