Q&A
delay 질문.
s간단한 코드부터 다시 시작하며 공부하고 있습니다. 왠지 지금 이 발견이 shift reg 에 좀 더 다가갈 수 있는 길이라고 생각해서 질문드립니다! * testbench `timescale 1ns / 1ps module tb_shift_reg_exam; reg clk; reg reset_n; reg [6:0] tb_value; always #5 clk = ~clk; integer i; initial begin reset_n = 1; clk = 0; tb_value = 0; #5 reset_n = 0; #5 reset_n = 1; #5 //@(posedge clk) for(i=1;i @(posedge clk); tb_value = i; end #10 $finish; end shift_reg_exam DUT( .clk(clk), .reset_n(reset_n), .value(tb_value) ); endmodule * DUT `timescale 1ns / 1ps module shift_reg_exam( input clk, input reset_n, input [6:0] value, output [12:0] sum ); reg [12:0] r_sum; wire [12:0] w_sum; always @(posedge clk or negedge reset_n) begin if(!reset_n) begin r_sum end else begin r_sum end end //assign sum = sum + value; assign w_sum = r_sum + value; assign sum = w_sum; endmodule 맛비님께서 만드신 build 파일 수정해서 시뮬레이션 돌렸습니다. 열심히 공부해보겠습니다. 감사합니다. 궁금한 점은 현재 저의 코드 어느 부분에서 r_sum 값이 delay 되게 만드는지 궁금합니다!!
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