datamoverbram모듈질문

안녕하세요! 질문 남겨주셔서 감사합니다.올려주신 내용을 읽어보니 파이프라인 타이밍에 대해 아주 꼼꼼하게 분석하셨네요! 흐름을 직접 따라가며 고민하시는 모습이 정말 훌륭합니다. 결론부터 말씀드리면, data와 valid는 1 cycle 어긋나지 않고 정확히 같은 cycle로 정렬되어 넘어갑니다.정확히 이해하신 대로, BRAM의 read latency 때문에 mem_data와 r_valid는 동일한 cycle에 유효해집니다. 그리고 그 다음 파이프라인 스테이지로 넘어갈 때 코드를 보면, r_core_data[0]에는 mem_data가 들어가고 동시에 r_core_delay에는 r_valid가 시프트되면서 들어가게 됩니다.이 두 동작은 모두 동일한 클럭 엣지(posedge clk)에서 일어납니다. 즉, 같은 cycle에 유효했던 mem_data와 r_valid가 클럭 엣지를 만나 다음 cycle에 각각 r_core_data[0]과 r_core_delay의 첫 번째 비트(LSB)에 동시에 저장되는 구조입니다.따라서 r_core_delay가 r_valid를 한 번 더 거쳐서 N+2에 반영되는 것이 아니라, mem_data가 r_core_data[0]에 저장되는 타이밍과 완전히 동일하게 N+1에 반영됩니다. 둘 다 플립플롭을 딱 한 번 거치는 구조이기 때문에 완벽하게 정렬된 상태로 파이프라인을 타게 된다고 보시면 됩니다.이렇게 코드를 보며 타이밍 다이어그램을 머릿속으로 그려보는 연습이 나중에 설계하실 때 정말 큰 자산이 될 거예요. 궁금하셨던 부분이 잘 해결되셨기를 바랍니다.남은 강의도 화이팅입니다. 즐공하세요!

latency 개념 구현

(일반적인 Behavioral 시뮬레이션을 돌리셨다는 가정하에 말씀드립니다.)tool 마다 다른 simulation 결과가 나온다는게.. 이해하기 힘든 상황이기때문에, tool 문제라는 생각은 안드는데요.코드를 수정하신게 없는데, 제 영상과 다른 결과를 보인다는 말씀이실까요?매번 시뮬레이션을 실행할때 마다 결과가 달라지시는건지도 궁금합니다.

latency 개념 구현

안녕하세요. 맛비입니다. 질문을 정확하게 이해를 했는지 모르겠는데요. 원하시는 답변이 아니면 Waveform 그림을 같이 올려서 설명해주시면 더 명확할 것 같아요.이해한 내용으로 답변을 드려볼께요. 결론부터 말씀드리면, 질문자님이 생각하신 "Latency로 인한 회로적 지연"은 아닙니다. (일반적인 Behavioral 시뮬레이션을 돌리셨다는 가정하에 말씀드립니다.)올려주신 코드를 보면 (Non-blocking assignment)를 사용하고 있습니다. 플립플롭의 특성상 r_counter == i_freq - 1 이라는 조건이 만족되면, 그 다음 클락(1 clock 뒤)에 값이 업데이트 되어 o_one_sec_tick이 1로 올라옵니다. 즉, 100번을 카운트했다면 101번째 클락 엣지에서 반응하는 것이 정상적인 RTL 동작입니다.그런데 웨이브폼 상에서 101번째가 아닌 110번째 쯤에서 올라왔다면, 이건 코드가 느려서가 아니라 Testbench(TB)의 초기 동작 조건 때문일 확률이 매우 높습니다.아마 아래 두 가지 케이스 중 하나일 것입니다.Reset 유지 시간: 시뮬레이션 시작(0ns) 후 Reset 신호가 완전히 풀릴 때까지 대략 10 클락 정도의 시간이 소요되었을 수 있습니다. 카운터는 Reset이 풀린 이후부터 동작하니까요.Enable 신호 인가 시점:i_run_en 신호가 0초부터 바로 1로 들어온 것이 아니라, 시뮬레이션 시작 후 약 10클락이 지난 뒤에 Testbench에서 1로 인가되었을 수 있습니다.즉, 코드가 늦게 동작한 것이 아니라 카운터가 "실제로 숫자를 세기 시작한 시점"이 시뮬레이션 0초 지점이 아니었을 거라는 생각이 드네요.즐공하세요 🙂

13강에 언급된 강의 내용 질문

안녕하세요 🙂FPGA Season1 강의에서 다루었어요. 이론 -> 실제로 FPGA 올려서 동작까지 확인하는 과정까지 다루어 드렸습니다. 즐공하세요 🙂(사진)

비바도 all os버전

안녕하세요 🙂 결론부터 말씀드리면, "따로 설치를 하셔야 합니다."비바도 홈페이지의 'All OS' 인스톨러는 윈도우용 설치 파일과 리눅스용 설치 파일이 하나로 합쳐져 있는 것일 뿐, 설치 과정 없이 바로 실행되는 '무설치 판'이 아닙니다.설치 과정 필수: 리눅스(또는 WSL) 터미널에서 해당 파일을 실행하여 리눅스용 Vivado를 해당 경로에 설치하는 과정이 반드시 필요합니다.OS 간 호환 불가: 말씀하신 대로, 윈도우에 설치된 Vivado와 리눅스에 설치된 Vivado는 실행 바이너리 자체가 다릅니다. 따라서 각 환경에 맞춰 각각 설치해주셔야 해요.즐공하세요 🙂

초기화를 reset_n 이 '1'일 때가 아닌 '0' 일 때 실행시키는 이유 질문

안녕하세요 🙂HW reset 에는 1 혹은 0 을 보고 reset 을 하도록 설계할 수 있습니다.보통 현업에서는 ASIC 은 n (negative) 인 0 을 기준으로 reset 을 하도록 하고요, FPGA 는 1 을 기준으로 reset 을 하도록 설계합니다. (출처는 잘 기어나지 않지만, Xilinx FPGA 의 reset 관련 내용에서 1 (high) 을 기억해요) 적어주신 외부요인에 의해서 1 혹은 0 신호를 바꿀 수 있겠죠.AI 가 적은 것 처럼, Active Low Reset 의 안정성, 노이즈 면역성 등의 요인이 커보입니다.일상 생활에서 확률적으로, 순간적으로 전압을 올리는 케이스 (1) 가 더 많을 것 같아요. 그래서 0 reset 을 선호하는게 맞는 것 같습니다.즐공하세요.

다운로드용량

안녕하세요 🙂좋은 시도입니다. 울트라스케일은 FPGA Chip set 의 종류에요. 개인이 소유하기에는 가격이 있는 칩셋인지라, 승혁님이 갖고계신 FPGA 만 선택하셔도 충분합니다.즐공하세요!

환불 문의

안녕하세요 🙂강의 3종 세트 믿고 구매해 주셨는데, 커리큘럼 순서 때문에 혼선이 있으셨군요. 열의를 가지고 시작하셨을 텐데 당황스러우셨을 것 같아 저도 마음이 좀 그렇습니다. 이런 질문도 처음인지라..결론부터 말씀드리면, 질문자님께서도 이미 알고 계신 것처럼 인프런 규정상 강의 자료를 받으셨거나 수강률이 5%를 넘기면 제가 시스템적으로 환불을 승인해 드릴 방법이 없습니다.하지만 이번에 구매하신 '마스터 Season 1'은 제가 실무 설계 감각을 키울 수 있도록 정말 공들여 만든 강의입니다. 지금 당장은 순서가 조금 꼬인 것 같아도, Season 1(기초)이랑 병행하시거나 기초를 떼고 나서 이어서 보시면 실력 향상에 큰 도움이 될 핵심 코스라고 생각이 들어요.질문 답변 게시판에서 에타님과 제가 끝까지 서포트해 드릴 테니, 이번 기회에 제대로 한번 완강해 보시는 건 어떨까요? 공부하다 막히는 거 있으면 언제든 질문 남겨주세요.감사합니다.

비바도리눅스설치

안녕하세요 🙂 (휴가중이라 답이 늦었습니다. 죄송합니다)(사진)둘 중 하나를 선택하셔서 보시면 됩니다.2022.2 이후 버전은 2번을 따라가시면 되고2020.2, 2021.1, 2021.2 버전은 3번을 따라가시면 되겠습니다.즐공하세요 🙂

전체path복사넣기

안녕하세요 🙂Vim editor tool 사용 방법을 익히시면 자연스럽게 해결 되실 것 같은데요. (text 편집이라서)만약에 vim editor tool 이 불편하시면, gui 환경에서도 가능합니다.vi 대신, "gedit" 로 바꿔서 편집하셔도 될 것 같아요.gedit 명령어를 쳤을때, tool 이 없다고 나오시면sudo apt-get install gedit이후에, 다음 명령어로 편집을 시도해보셔도 됩니다.gedit /root/.xilinx/install_config.txt즐공하세요 🙂