SRAM Interface Behavior(Diagram) 질문

추가적으로 BWEn에 대해서 질문드립니다!!그러면 만약에 addr=0이라고 하면, 0번째 행에 대해서 8bit cell이 선택된다고 가정해보겠습니다. 만약 이때 BWEn=11110000으로 설정하게 되면 상위 4bit는 어떠한 wdata가 들어오던 변경되지 않는다는 의미일까요? 결국 상위 4bit는 차단시키고, 하위 4bit만 저장하게 할 수 있는 그런 장치라고 보면될까요?조금 다른 추가 질문이지만, 이전에 DRAM 동작 원리 내에서 Sense amp를 공부한적이 있는데 여기서 sense amp가 SRAM에서 사용하는 Sense amp와 같은 구조라고 보면되나요?

Active Load Differential amp 설계해보기 18:20 질문

제가 바이어스를 미처 생각하지 못했네요..강의 내용을 따라하면서 이렇게 문제가 발생하여 아직 제가 18:30초 부터 진행하는 CMRR 파트 부터는 아직 듣지 않았는데, 몇 가지 수정을 좀 진행했습니다. 전류원 쪽 Current Mirror에 해당하는 NMOS의 W를 4로 하셨는데, 저는 1.5로 해서 전류를 조금 더 크게 가져갔고, 그림에서 작성한 이유를 들어, L과 W 비율을 그대로 가져가되, 바이어스가 깨지지 않는 지점까지 L 1u->1.2u로 가져갔습니다.다음과 같이 수정을 했고, 중간점검차 스펙이 그림과 같습니다. 혹시 이 정도 수정 및 점검을 거친 후 듣는데 문제는 없는 회로일까요? (사진) (사진)