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Course List

Verilog ZYNQ Program 1 (Zynq mini 7020)
alex
₩88,000
중급이상 / Verilog HDL, zynq, FPGA, vivado
5.0
(4)
본 강의는 Xilinx ZYNQ 보드를 활용하는 내용입니다. 본 강의의 내용을 이해하면 Embedded_SW + User_Logic 을 이해하고 실무에 적용할 수 있는 스킬을 배우게 됩니다.
중급이상
Verilog HDL, zynq, FPGA
Verilog ZYNQ Program 1 (Zynq mini 7020)
alex
₩88,000
중급이상 / Verilog HDL, zynq, FPGA, vivado
5.0
(4)
FPGA에 UART 구현하기
EasyFPGA
₩27,500
초급 / FPGA, system-verilog, uart, vivado
5.0
(1)
미션
미션
UART는 가장 기본적이며 널리 활용되는 시리얼 통신 방식으로, FPGA 설계를 처음 접하는 입문자에게 매우 적합한 학습 주제입니다. 본 강의에서는 UART의 통신 원리와 프레임 구조를 상세히 이해하고, 이를 기반으로 RTL(Register Transfer Level) 설계를 통해 송수신 로직을 직접 구현해보는 과정을 진행합니다. FPGA 상에서 UART를 구현함으로써 디지털 회로 설계 능력을 체계적으로 키우고, 시뮬레이션 및 검증을 통해 실제 하드웨어 수준에서 동작을 확인하는 경험을 쌓을 수 있습니다. 또한 Soft Processor인 MicroBlaze와 Xilinx UART IP를 활용한 방식도 함께 학습하여, 프로세서 기반의 시스템 설계 흐름 및 인터페이스 구성을 폭넓게 이해하게 됩니다. 이를 통해 논리 설계와 프로세서 설계를 아우르는 포괄적인 개발 역량을 갖출 수 있습니다.
초급
FPGA, system-verilog, uart
FPGA에 UART 구현하기
EasyFPGA
₩27,500
초급 / FPGA, system-verilog, uart, vivado
5.0
(1)
미션
미션
FPGA로 배우는 실전 이더넷 시스템 구현 – TEMAC IP 기반 Gigabit 통신 설계
EasyFPGA
₩49,500
초급 / Verilog HDL, FPGA, ethernet, xilinx, vivado
2.7
(3)
미션
미션
이 강의는 AMD FPGA와 TEMAC IP를 이용해 Gigabit Ethernet 통신 시스템을 설계하는 방법을 소개합니다. Vivado에서 TEMAC IP를 생성 및 설정하고, Top 모듈과 연결하여 1Gbps 속도의 Ethernet 프레임 송수신이 가능한 하드웨어 시스템을 설계합니다. Ethernet 프로토콜의 기본 개념, 프레임 구조, 디버깅 방법(ILA, Wireshark 등)도 함께 학습합니다. ARP 응답 및 UDP 송신 RTL을 설계하고 PC에서 성능을 측정합니다.
초급
Verilog HDL, FPGA, ethernet
FPGA로 배우는 실전 이더넷 시스템 구현 – TEMAC IP 기반 Gigabit 통신 설계
EasyFPGA
₩49,500
초급 / Verilog HDL, FPGA, ethernet, xilinx, vivado
2.7
(3)
미션
미션