Inflearn Community Q&A
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Design Self-Study Tastebi's Practical FPGA-Based HW Accelerator Design (From LED Control to Fully Connected Layer Accelerator Design)
AXI Verification IP와 실제 PS 연결 후 동작 차이
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안녕하세요, 맛비님. 유익한 강의 감사드립니다.
Lab 13 memory read/write 실습까지 마치고, 제가 설계한 core로 테스트해보는 중 문제가 생겨 문의 드립니다.
우선, register 0~3까지 사용하는 block 이며 0, 1에서 데이터를 받아 core에 넘겨주고, core가 메모리에 어떠한 데이터를 쓴 뒤, 강의처럼 2의 메모리 주소에 있는 데이터를, 3에 넣는 방식으로 설계해보았습니다.
이 동작은 AXI Verification IP에서는 의도대로 동작을 하고 있습니다.
그러나 이 core를 zynq에 연결하여 bitstream을 작성 후 vitis에서 똑같이 해보려했는데, 제대로 출력되지 않고, 항상 0이 출력됩니다.
이렇게 두 결과값이 다를수도 있는 것인가요..?
감사합니다.
Answer 1
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안녕하세요 :)
개인이 작성한 코드는 디버깅이 어려운 점 양해부탁드립니다.
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말씀드리고 싶은내용은 검증환경의 코드와, Vitis 상의 코드에 Miss 는 없었는지 확인 부탁드립니다.
ILA 사용 방법을 알려드렸고, 실제 원하는 주소로 Data 가 R/W 되는지 확인해보시면, 답을 찾을 수 있을 것 같습니다.
즐공하세요 :)