Inflearn Community Q&A

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Design Self-Study Matbi's Practical HW Accelerator Design Using FPGA (From LED Control to Fully Connected Layer Accelerator Design)

[FPGA Chapter 7] Understanding AXI4-Lite Interface for Controlling HW IP - Code Review

8장 vitis에 대하여

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맛비님 안녕하세요, vitis 관련 궁금사항이 생겨 글 남깁니다. 질문.png

헤더파일을 확인해 보던 중 sleep함수의 헤더파일이

zynq_fsbl_bsp 안에 include 되어있는것을 확인했습니다.

저희가 ip를 만들고 HW export를 진행한 것을 vitis에 올리는 것으로 알고있는데, 그러면 zynq 내부에 sleep 함수에 관한 내용을 포함하고 있다 라고 생각하면 되는지 궁금합니다.

fpga임베디드

Quiz

AXI4-Lite 인터페이스는 하드웨어 IP 제어 시 주로 어떤 목적으로 사용될까요?

대용량 데이터의 고속 스트리밍 전송

하드웨어 IP의 내부 레지스터 설정 및 상태 확인

메모리 간의 복잡한 데이터 전송 프로토콜 구현

여러 칩 간의 동기화되지 않은 통신

Answer 1

Instructor

안녕하세요 :)

zynq 내부의 PS 에 관련된 include lib 들이 있는거죠. 그중 sleep.h 를 여쭤보신거고요.

ps7_cortexa9_0/include/sleep.h

해당 부분은 PS 부분에 해당되는 내용이고요. sleep.h 는 PL (custom HW 로직) 에서 실행되는 것이 아닙니다.

SW 이고요. SW 코드를 컴파일 하면, PS 내의 arm cpu 에서 동작하는 binary 가 나오죠.

컴파일 당시에 sleep.h 의 내용을 포함시키느냐, 포함시키지 않느냐 에 따라 binary 생성시, 포함되느냐 포함되지 않느냐의 문제입니다.

ps7_cortexa9_0/include/sleep.h 를 포함해서 SW binary 를 만들었으니, sleep 함수 내용을 SW Binary 내에 포함하고 있는거에요.

즐공하세요 :)

Questioner

답장 감사합니다.

Questioner

추가로 혹시 코드 리뷰를 하실 때 테스트벤치 먼저 설명하시는 이유가 있을까요 ?

Instructor

항상 테스트벤치를 먼저 설명하진 않았는데, (해당강의에서는 그럴 수 있어요 ㅎ 기억이 가물가물하네요)

이해를 위한 방향으로 설명을 우선순위를 둔다 생각하시면 될 것 같아요.

즐공하세요 :)

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