[FPGA 13장] 16regster = Address width는 왜 6인가요?
1128
6 asked
안녕하세요.
Register 16개를 사용한다고 했는데,
왜 Address width가 6 인지 모르겠습니다.
Address Map에서 Base Address는 4씩 증가하는데,
Address width가 6인게 이해가 안됩니다 ㅠ
Answer 2
0
저번 코드리뷰에선
계산한 메모리의 총 Size는 16[bytes]이고
byte단위의 address는 총 16개 라고 볼 수 있고
4개의 입력이 있고 16개(2^4)의 출력이 있는 디코더처럼
4개의 bit로 16을 표현할 수 있기 때문에 4인거고
이번 실습편에선
계산한 메모리의 총 Size는 64[bytes]이고
byte단위의 address는 총 64개 라고 볼 수 있고
6개의 입력이 있고 64개(2^6)의 출력이 있는 디코더처럼
6개의 bit로 64을 표현할 수 있기 때문에 6인건가요??
제가 제대로 이해했는지 모르겠어서 질문드립니다 ㅠㅠ
1
Byte 단위로 Address 를 계산합니다.
6bit 의 address 가 있으면, 2^6 = 64 byte 를 접근할 수 있습니다.
AXI4-Lite 의 Data width 는 32bit = 4 byte 입니다.
64 / 4 = 16 개의 4 byte reg 를 가질 수 있었습니다.
즐공하세요 :)
0
안녕하세요 :)
각각의 F/F (register) 은 Address 를 가졌습니다. 0x00, 0x04, 0x08, 0x0c 이렇게요.
Address 의 단위는 Byte 이고요.
AXI4-Lite 의 data bit width 는 32 bit, 4byte 입니다. 그래서 4 byte 로 주소가 결정되었어요.
그렇다면, 1개의 reg 당 2bit 씩 뛰는거고, 16개는 2의 4승이죠?
그래서 6개의 address bit width 가 되겠습니다.
즐공하세요 :)
UART0, 1 중 선택
1
51
2
datamoverbram모듈질문
1
63
2
vitis 설치엣 alveo kria versal 등 옵션을 끄고 설치를 했습니다.
1
96
2
vitis 설치 관련 질문 있습니다!
1
85
2
FPGA 공식문서 읽는법
1
95
2
보드 추가의 클릭창이 없습니다.
1
71
2
Edit in IP Packager에서 코드 수정 후 IP 수정하면 simulation에서 수정된 코드로 작동이 안됩니다
1
81
2
BRAM의 Read / Write를 다 수행했는지 확인할 때 사용되는 num_cnt / i_num_cnt 관련 질문
1
106
1
Vitis 코드 작성
1
130
2
vivado 및 vitis 리눅스 환경 설치 관련 질문드립니다.
1
292
3
[9장 led 점등 시간 제어 불가]
1
81
2
Platform Invalid 오류
1
150
3
WSL 설치 관련 문의드립니다!!
1
96
2
Vivado 툴, 파일 질문드립니다!
1
151
2
9장 LED 점등 안됨
1
110
3
Edit in IP Packager 이후에
1
82
1
Fpga 로직
1
89
2
pmu-fw is not running
1
127
2
Create Project에 대해서 궁금해요
1
89
2
장치관리자 USB 포트
1
98
2
FPGA 7장 AXI_LITE I/F질문
1
89
1
bram mover에서 합성할때
1
77
2
타이밍 위반 질문
1
78
2
rvalid 초기화
1
66
2