Inflearn Community Q&A

asked

Design Self-Study Matbi's Practical HW Accelerator Design Using FPGA (From LED Control to Fully Connected Layer Accelerator Design)

[FPGA Chapter 9] Lighting up LEDs with User-Defined Illumination Time - Code Review (Learning PS <-> PL Communication Using AXI4-Lite 1)

design_1_wrapper를 만드시는 이유

Written on

752

- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! 
- 먼저 유사한 질문이 있었는지 검색해보세요. 
- 서로 예의를 지키며 존중하는 문화를 만들어가요. 
- 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

강의 도중에 최상단은 verilog 파일이여야 한다며 design_1_wrapper를 만드시는 데요 이렇게 하는 이유가 무엇인가요? (Create Block Design으로 생성된 input output 포트를 연결하기 위해서 인가요?)

임베디드fpga

Quiz

AXI4-Lite 인터페이스는 하드웨어 IP 제어 시 주로 어떤 목적으로 사용될까요?

대용량 데이터의 고속 스트리밍 전송

하드웨어 IP의 내부 레지스터 설정 및 상태 확인

메모리 간의 복잡한 데이터 전송 프로토콜 구현

여러 칩 간의 동기화되지 않은 통신

Answer 1

semisgdh

Instructor

안녕하세요 :)

다음링크가, 답이 될 것 같아요 :)

https://www.centennialsoftwaresolutions.com/post/why-do-i-need-to-run-create-hdl-wrapper

번역기가 열일을 했는데, 적어보면.

GUI 로 만드신, BD(블록 디자인)를 직접 합성할 수 없기 때문입니다.

BD(블록 디자인) 소스를 직접 합성할 수 없기 때문에 블록 디자인을 둘러싼 최상위 (Top) HDL 래퍼가 필요합니다

이 말을 재해석 해보면, Top 이 되어야할 모듈은, HDL 로 작성이 필요합니다.

GUI 로 만드신 BD (Block Design) 는 HDL 이 아니죠. HDL 로 만들기 위해서 wrapper 과정을 한거구요. 그 wrapper 가 모듈의 Top 으로 사용되었습니다.

참고로 더 적어드리면,

BD 에서 만든 wrapper 가 무조건 Top 은 아닙니다. 그 wrapper 를 감싸는 Top 을 HDL coding 을 통해서 만드실 수 있어요. 제 강의에서는 별도로 Top 을 만드는 과정이 없었구요. BD 에서 만든 wrapper 를 Top 으로 사용했습니다.

즐공하세요 :)

choisi1645

asked

Ask a question