Target Specification

4 asked

0

안녕하세요, 답변 남겨드립니다.

네, 맞습니다. BGR과 Opamp처럼 일부 과제는 교안 안에 비교적 명확한 Target Specification을 제시해두었고, Comparator, Ring-Oscillator, Charge-Pump 같은 블록은 강의에서 기본 회로 구조와 성능 개선 방향을 먼저 익힌 뒤, 수강생이 스스로 목표 스펙을 정의하고 설계 결과를 개선해보는 방식으로 구성되어 있습니다. 커리큘럼상 Comparator는 기본 설계 이후 High-speed 개선을 다루고 과제에서는 Low-Offset Comparator 설계로 이어지며, Oscillator는 Noise와 Jitter 개선을 다룬 뒤 Area와 Power 최적화 과제로 연결됩니다. 그래서 모든 블록에 대해 “반드시 이 숫자를 만족해야 한다”는 단일 정답형 스펙을 주기보다는, 회로별 핵심 성능 지표를 잡고 trade-off를 경험하도록 설계한 과제라고 보시면 됩니다.

제가 이 과정을 그렇게 구성한 이유는 현업 아날로그 IP 설계가 보통 정답 스펙을 받아서 그대로 맞추는 일만으로 끝나지 않기 때문입니다. 실제 프로젝트에서는 시스템 요구사항, 공정 노드, 전원 전압, 부하 조건, 면적 budget, 소비전류 budget이 먼저 주어지고, 그 안에서 블록 단위 스펙을 설계자가 역으로 분해해야 하는 경우가 많습니다. 예를 들어 Comparator라면 “Low-offset으로 설계하세요”에서 끝나는 게 아니라 VDD = 1.8 V, input common-mode range = 0.3 V to 1.5 V, offset < 5 mV, propagation delay < 10 ns, current < 50 uA처럼 본인이 동작 조건과 측정 기준을 같이 정의해야 합니다. Offset만 1 mV 이하로 낮추겠다고 잡으면 입력 pair 면적이 커지고 parasitic capacitance가 증가해서 delay가 2배 이상 늘어날 수 있고, 반대로 delay만 줄이면 tail current가 증가해서 power budget을 쉽게 초과합니다.

Ring-Oscillator도 같은 의도로 보시면 됩니다. 과제에서 중요한 건 “몇 MHz가 나왔는가” 하나가 아니라, f ~= 1 / (2Ntd) 관계를 기준으로 stage 수 N, inverter sizing, load capacitance, supply current가 어떤 trade-off를 만드는지 보는 것입니다. 예를 들어 target을 frequency = 100 MHz to 500 MHz, current < 300 uA, VDD +/-10% 조건에서 frequency variation < +/-30% 정도로 직접 잡고, stage 수를 3단, 5단, 7단으로 바꿨을 때 power와 jitter 성향이 어떻게 달라지는지 비교하면 과제의 의도에 잘 맞습니다. 현업에서도 PLL용 VCO나 내부 clock generator를 검토할 때 nominal frequency보다 PVT worst에서 oscillation이 유지되는지, startup margin이 충분한지, supply noise에 의해 cycle-to-cycle jitter가 얼마나 흔들리는지를 더 민감하게 봅니다.

과제를 수행하실 때 권장하는 방식은 먼저 강의에서 따라 만든 기본 회로의 TT corner 결과를 baseline으로 잡는 것입니다. 예를 들어 Comparator 기본 회로에서 offset = 18 mV, delay = 8 ns, current = 30 uA가 나왔다면, 수강생이 target을 offset < 8 mV, delay < 12 ns, current < 50 uA처럼 직접 설정하고 그 이유를 적는 방식입니다. 이때 “왜 8 mV인가”를 설명할 수 있어야 합니다. 단순히 낮을수록 좋다는 식이 아니라, 입력 신호 최소 분해능이 20 mV라고 가정하면 offset을 8 mV 이하로 관리했을 때 decision margin을 약 12 mV 확보할 수 있고, current를 50 uA 이하로 제한하면 블록 10개가 들어가도 총 500 uA 수준에서 bias budget을 관리할 수 있다는 식으로 써주면 좋습니다.

제가 기대하는 산출물은 논문급 최고 성능이 아니라, 스펙 정의, 측정 환경, 개선 전후 비교, 실패한 조건까지 포함한 설계 판단입니다. TT에서만 잘 나온 결과보다 SS/FF corner, VDD +/-10%, 온도 -40 C to 125 C에서 어느 조건이 가장 위험했는지 적어주는 결과가 훨씬 좋습니다. 실제 양산 검토에서는 nominal 성능이 20% 좋아진 회로보다 worst corner에서 fail이 덜 나는 회로가 더 가치 있습니다.