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Verilog FPGA Program 3 (DDR Controller, HIL-A35T)

DDR Controller Simulation - 5

simulation 질문

54

jeun8701

9 asked

0

init_calib_complete가 high로 액티브 되지 않는데 수정해야 할 부분이 있나요?

 

또한, ui_clk_sync_rst이 high상태입니다.

verilog-hdl fpga

Answer 1

0

alex

simulation은 제공되는 ip를 이용하기 때문에 특별이 동작이 안되는 경우는 잘 없습니다.

저의 경우는 clock입력이나 reset 입력을 잘 못해서 종종 에러가 발생하곤 합니다. 입력되는 clock, reset 이 잘 설정되어 있는지 확인해 보시길 바랍니다.

강의에 설명된 내용을 잘 살펴보시면 크게 어렵지 않을 것 같습니다.

감사합니다~!!

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