simulation 질문
92
9 asked
init_calib_complete가 high로 액티브 되지 않는데 수정해야 할 부분이 있나요?
또한, ui_clk_sync_rst이 high상태입니다.
Answer 1
0
simulation은 제공되는 ip를 이용하기 때문에 특별이 동작이 안되는 경우는 잘 없습니다.
저의 경우는 clock입력이나 reset 입력을 잘 못해서 종종 에러가 발생하곤 합니다. 입력되는 clock, reset 이 잘 설정되어 있는지 확인해 보시길 바랍니다.
강의에 설명된 내용을 잘 살펴보시면 크게 어렵지 않을 것 같습니다.
감사합니다~!!
L2_P12_priority_data_controller 코드 리뷰 부탁드립니다.
1
34
2
메모리 리셋 관련 질문 드립니다.
1
36
2
RTL_ROM이 무엇인지 알고 싶습니다.
1
38
2
인터럽트 컨트롤러 요청 처리와 처리 완료 구문 중 이해가 안되는 내용이 있습니다.
1
43
2
enable_latch가 F/F이 아니라 래치인 이유가 궁금합니다.
1
46
2
카페 등업신청
0
47
1
fpga
1
66
2
test class의 constructor 부분을 보다가 궁금한 점이 있어 질문드립니다.
0
42
1
FPGA 연결 확인 방법
0
53
1
Arty z7 -20 보드의 경우
1
63
2
RVALID/RREADY 핸드셰이크 발생 시 RDATA 전이가 발생해도 문제가 없는 이유?
1
91
4
강의노트는 어디서 받을 수 있나요?
0
72
2
lwip 실험중 오류 상황
0
69
2
uvm config db에 대해 궁금한 점이 있습니다.
0
68
1
이 강의 zboz7보드에서도 실행 가능한가요?
1
72
1
강의자료 기한 연장 + 로드맵 문의
0
68
2
Chapter 16 FSM 관련 질문
1
91
2
강의 환경(linux) 관련 질문
1
107
2
강의자료 업로드 될까요
0
70
2
output.txt가 이상하게 나옵니다.
1
83
2
L2_P08 SRAM 코드 리뷰 부탁드립니다.
1
86
2
vivado 2022.1 version memory IP 구조
0
112
1
[질문] HIL-A35T 악세사리 구매
0
215
1
FrameBuffer 활용 관련
0
270
1