inflearn logo
강의

Course

Instructor

Verilog FPGA Program 3 (DDR Controller, HIL-A35T)

DDR Controller Simulation - 5

simulation 질문

82

jeun8701

9 asked

0

init_calib_complete가 high로 액티브 되지 않는데 수정해야 할 부분이 있나요?

 

또한, ui_clk_sync_rst이 high상태입니다.

verilog-hdl fpga

Answer 1

0

alex

simulation은 제공되는 ip를 이용하기 때문에 특별이 동작이 안되는 경우는 잘 없습니다.

저의 경우는 clock입력이나 reset 입력을 잘 못해서 종종 에러가 발생하곤 합니다. 입력되는 clock, reset 이 잘 설정되어 있는지 확인해 보시길 바랍니다.

강의에 설명된 내용을 잘 살펴보시면 크게 어렵지 않을 것 같습니다.

감사합니다~!!

이 강의 zboz7보드에서도 실행 가능한가요?

1

24

1

강의자료 기한 연장 + 로드맵 문의

0

19

2

Chapter 16 FSM 관련 질문

1

37

2

강의 환경(linux) 관련 질문

1

44

2

강의자료 업로드 될까요

0

29

2

output.txt가 이상하게 나옵니다.

1

37

2

L2_P08 SRAM 코드 리뷰 부탁드립니다.

1

33

2

Arty Z10 관련 문의

1

44

2

season 2 코딩테스트 강의에 대한 문의드립니다.

1

44

1

4:1먹스 구현방식에 대한 질문입니다.

1

39

2

수강 순서 질문 있습니다

1

67

2

Windows 기능 켜기

1

62

2

cache에서 data miss가 나고 메모리에서 read data할때 이해가 안가는 신호가 있어서 질문 드립니다.

0

44

1

[L1-P02] 멀티플렉서 실전 결과 확인하는데 시간이 너무 걸립니다.

0

45

2

13장 파이프라인 질문 드립니다.

1

83

2

UART의 역할이 PC와 PS를 연결해 주는 역할로 알고 있습니다.

1

75

2

L2_P4 data_average 코드 리뷰 및 waveform 질문 드립니다.

1

66

2

Ubuntu 20.04.5 설치관련 문의드립니다

1

90

2

LV2-2 Patter Detector code review 부탁드립니다.

1

45

1

환경 설정하는 guide 최신화 부탁드립니다.

1

78

2

Arty A7-35T 구매 불가

0

57

2

vivado 2022.1 version memory IP 구조

0

83

1

[질문] HIL-A35T 악세사리 구매

0

205

1

FrameBuffer 활용 관련

0

256

1