inflearn logo
강의

Course

Instructor

Verilog FPGA Program 3 (DDR Controller, HIL-A35T)

DDR Controller Simulation - 5

simulation 질문

68

jeun8701

9 asked

0

init_calib_complete가 high로 액티브 되지 않는데 수정해야 할 부분이 있나요?

 

또한, ui_clk_sync_rst이 high상태입니다.

verilog-hdl fpga

Answer 1

0

alex

simulation은 제공되는 ip를 이용하기 때문에 특별이 동작이 안되는 경우는 잘 없습니다.

저의 경우는 clock입력이나 reset 입력을 잘 못해서 종종 에러가 발생하곤 합니다. 입력되는 clock, reset 이 잘 설정되어 있는지 확인해 보시길 바랍니다.

강의에 설명된 내용을 잘 살펴보시면 크게 어렵지 않을 것 같습니다.

감사합니다~!!

cache관련 질문 드립니다

0

31

1

수업자료내 출처 문의 드립니다.

0

28

2

보드 관련 질문 드립니다.

1

51

2

34장의 맛비 패턴 generator 관련 질문입니다!

1

50

2

34장과 35장에서 설계한 IP는 DDI의 구조를 설계한 것인가요?

1

51

1

HW가속기 설계에서 더 보완할 수 있는 방법이 있을까요?

1

51

2

환경설정 문

2

64

2

[HDL 32장-2부] 참고 링크 관련

1

62

2

강의 만료일 연장 신청

0

57

2

기초예제 파일 불러오기 문의

0

48

2

Zybo 환경에서 PL RTL UART 보드 검증 방법

0

55

2

혹시 별도의 자료가 있나요?

0

55

2

queue assignment pattern 문의 건

0

50

1

Mission 5 문의 건

0

75

2

Zynq z7 FPGA single-ended 관련

0

66

1

강의자료 PDF 어떻게받나요?

0

64

2

Differential Amp의 4가지 종류

0

61

1

[HDL 22장] F/F CE 관련 질문

1

75

2

UART0, 1 중 선택

1

83

2

fpga 개발보드

0

48

2

vivado 2022.1 version memory IP 구조

0

57

1

강의 ppt 자료 요청건

0

84

2

[질문] HIL-A35T 악세사리 구매

0

195

1

FrameBuffer 활용 관련

0

238

1