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Design Self-Study Tastebi's Practical Verilog HDL Season 1 (From Clock to Internal Memory)

[Taking a Break: Chapter 3] What is HLS (High Level Synthesis)? It seems necessary to study it, even now!! (Let's learn about a new design methodology)

HLS와 system verilog

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안녕하세요,

[1]. HLS tool을 이용해서 C로 설계한다면, OpenCV 같은 외부 라이브러리를 가져와서 설계 하나요? 

[2]. 검증엔지니어에 관심이 있다면, system verilog를 배우고 HLS를 배우나요?

임베디드verilog-hdlfpga

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semisgdh
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우진님, 안녕하세요 :)

[1] OpenCV 와 같은 외부 라이브러리를 가져올 수 있지만, 저는 기존에 없는 Core 를 직접 설계하기 때문에 사용하지 않아요. 만약에 설계하는게 OpenCV 에 있는거면 새로 설계하진 않을 것 같아요.

한번 재미? 삼아서 써본적은 있어요.  (https://blog.naver.com/chacagea/221441047256)

케바케지 않을까? 생각됩니다. 

[2] HLS 은 설계엔지니어를 위한 방법입니다. 저는 설계라서, 검증은 정확하게 모르겠습니다. 하지만 줏어들은 주변 지인분들 이야기를 종합하면, 검증엔지니어라면 System Verilog 이후에 UVM 을 추천드립니다.

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