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Design Self-Study Matbi's Practical Verilog HDL Season 2 (Mastering AMBA AXI4)

[HDL Chapter 33] AXI4-Stream I/F - Theory Part

AXI4-Stream 에서의 Burst mode

222

qjatjr44791620

4 asked

1

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현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ)

  1. 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등)

  2. 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요)

    1. 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등..

  3. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.)

    1. 서로 예의를 지키며 존중하는 문화를 만들어가요.

    2. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! )

  4. 먼저 유사한 질문이 있었는지 검색해보세요.

  5. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요.

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안녕하세요, 맛비님. 강의 잘 듣고 있습니다.

AXI4-Stream 관련 질문이 있습니다.

READY 신호가 optinal 이라고 하셨는데, 그렇다면 valid 신호만 1 로 두면, burst mode 로도 동작 가능한 것인지 궁금합니다.

만약 가능하더라도, 이러한 사용이 문서 상 권장되는 것인지도 궁금합니다!

감사합니다~!

verilog-hdl fpga 임베디드 amba

Answer 1

0

semisgdh

안녕하세요 🙂

valid / ready 신호는 sync 를 위함입니다.

따라서 Master 와 Slave 에서 Valid / Ready 없이 data 를 전송할 수 있다 가정하면 가능합니다.

보통 Master / Slave 의 모든 구현을 모두 보장할 수 있을 때 가능합니다. eg. 쉬지 않고 보내겠다 rule

 

문서 상 권장사항은 Valid / Ready handshake 입니다. (어떤 모듈이 연결될지 모르기 때문에)

즐공하세요 🙂

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