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sefmin85456144

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Design Self-Study Tastebi's Practical FPGA-Based HW Accelerator Design (From LED Control to Fully Connected Layer Accelerator Design)

[FPGA Chapter 8 Practice Revision 2] If you are using a version from 2022.1 or later, please follow this video for the practice!

Vitis Classic 2023.2 기준 data 값 비정상 출력 해결 방법

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data가 위 사진처럼 비정상적으로 출력 되는 경우

main_lab8_rev_2022_1.c 에서 MYIP_BASE_ADDR로 정의한 XPAR_PS7_PMU_0_S_AXI_BASEADDR을 xparameters.h에서 찾습니다.


그럼 다음과 같은 값으로 정의되어 있는 것을 찾으실 수 있는데, 이 값을 vivado의 Adress Editor의 Master Base Address의 값과 일치시켜 줍니다.


그 후에 xparameters.h를 저장하고 Build Project, Launch Hardware를 하시면 data가 정상적으로 출력되는 것을 확인하실 수 있습니다.

fpga임베디드

Answer 1

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semisgdh
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오.. 정리해주셔서 감사합니다.

base address 가 달라지면 문제가 될 수 있죠.

이런 노하우가 조금씩 쌓이시면, 더 빠르게 성장하시리라 믿습니다.

즐공하세요 🙂

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