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5개월 할부 시다른 수강생들이 자주 물어보는 질문이 궁금하신가요?
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
ifelse, 삼항연산자에 대해서 질문 있습니다.
자료를 보다 궁금한 점이 생겨 질문 남깁니다. 작성해주신 코드를 보면 삼항연산자를 많이 사용하시는 것 같습니다. 자료를 공부하면서 좋은 방법이라고 생각해서 저도 많이 사용하고 있습니다. 근데 공부하다가 삼항연산자나 ifelse구문을 많이 사용한 후 합성하게 되면 MUX로 설계되어 delay가 많아지는 문제가 생긴다는 글을 보게 되었습니다. 위의 문제가 맞다면 아래 두가지 내용이 궁금합니다. ifelse, 삼항연산자를 사용할 때 주의할 점 삼항연산자를 사용하지 않는 설계 방법
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
RAM ip를 이용하여 FIFO 기능을 구현할 수도 있나요?
안녕하세요, IP에서 Block RAM 강의 부분 듣고 있는데 질문이 있어서 글 올립니다. FIFO를 구현해보고 싶은데 아무래도 강의에 나와있는 부분은 RAM이다 보니 배운 부분을 응용하는게 어떨까 생각했습니다.FIFO IP가 따로 있는 것은 알고 있지만, RAM IP를 이용하여 FIFO처럼 기능 구현을 할 수 있나요??Single Dual Port RAM를 쓰면 FIFO처럼 구현할 수 있을 것 같은데 맞는지 궁금합니다. 답변 부탁 드립니다. 감사합니다.
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
SPI MASTER 질문
reg [9:0] ready_cnt; //count 0~1023reg [3:0] done_cnt; //count 0~15reg [9:0] sck_cnt; //count 0~1023reg [5:0] sck_index; //count 0~63위와 같은 각각의 카운터의 의미가 이해가 되질 않습니다구체적으로 카운터의 범위를 왜 저렇게 선언해야 하는지 이해가 되질 않습니다또한 아래와 같은 파라미터로 선언된 부분이 배열처럼 사용되는 부분이 이해되질 않습니다배열로 선언해야 하는게 아닌지 궁금합니다parameter SLAVE_ID_WRITE = 8'h64;parameter SLAVE_ID_READ = 8'h65;-------------------------------------------------------------------(~rw_flag ? SLAVE_ID_WRITE[6] : SLAVE_ID_READ[6]) :(~rw_flag ? SLAVE_ID_WRITE[5] : SLAVE_ID_READ[5]) :(~rw_flag ? SLAVE_ID_WRITE[4] : SLAVE_ID_READ[4]) :(~rw_flag ? SLAVE_ID_WRITE[3] : SLAVE_ID_READ[3]) :(~rw_flag ? SLAVE_ID_WRITE[2] : SLAVE_ID_READ[2]) :(~rw_flag ? SLAVE_ID_WRITE[1] : SLAVE_ID_READ[1]) :(~rw_flag ? SLAVE_ID_WRITE[0] : SLAVE_ID_READ[0]) :
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
SPI master testbench 질문
안녕하세요! SPI contoller ch.5 소스 코드에서 궁금한 점이 있어 질문 남깁니다.timing 규격상 sck_index 값이 48일 때 send -> done 로 transition이 일어난다고 알고 있는데요49까지 count 되는 경우에 delay 문제가 없는지 궁금합니다.감사합니다.
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
자사 개발보드 관련
안녕하세요, arty A7 보드가 너무 비싸 다른 보드로 공부하고 있는데요, 기존 FPGA 강의를 자사 보드를 이용해서 수강해도 상관없을까요??
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
안녕하세요. IP Packaging 관련 질문 있습니다.
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. Digilent 사에서 제공하는 Reference Design에서 User가 만든 IP Package를 사용하려고 합니다. 문제는 Reference Design에서 Device를 변경하고 사용하고 싶은데 Subcore가IP is locked되어 있다고 하는데 이런 경우 다른 파트로 변경하여 사용이 불가능한가요?User IP가 아닌 다른 IP들은 새로 변경한 Device파트로 수정이 되는것 같습니다만 Digilent사가 만든 User IP의 파트는 변경되지 않는것 같습니다.첨부한 사진의 MIPI_D_PHY_RX_A가 Digilent 제공 IP입니다. 방법이 있다면 답변 부탁드립니다.
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
안녕하세요. verilog 활용 관련 문의드립니다.
안녕하세요. 강사님. verilog 활용 관련 강의 보면서 열공 중에 있습니다.다름아니라 spi freq 설정할때 main clock을 이용하여 다음과 같은식으로 spi 주파수를 구한다고 하셨는데 해당 수식이 이해가 되지 않으며 "sck_freq = (freq + 1) / clock" I2c freq 설정 식 또한 "100M/(30*8) = 416 Kbps" 이해가 되지 않아 문의드립니다.제가 알고 있기론 단순히 메인클럭에 set 하고자하는 clock을 나눈 값으로 분주하는 것으로(main clock/i2c sys_clock) or (main clock/spi sys_clock) 알고 있는데 강의 내용에 클럭 분주 방식이 이해가 되지 않아 문의드리게 됐습니다. spi 강의 내용 중에 "비트단위로 처리하고, 비트단위로 Timing 을 맞추어 주는게 맞습니다. 어렵고 힘들어도 이렇게 코딩하시길 바랍니다" 라고 하셨는데 만일 처리하고자 하는 데이터가 100byte 라고 해도 강의 내용 처럼 bit 단위로 쪼개서 처리 해야하나요? 그러기엔 데이터가 워낙 많고 코드 줄이 너무 길어지는게 아닌가 싶은데 혹시 괜찬은 방식이있는지 문의드립니다.감사합니다.
- 미해결Verilog FPGA Program 1 (Arty A7-35T)
안녕하세요 fpga_intro_v16 192p에 질문있습니다!
첫번째 질문은 i2c 컨트롤러 설계를 위해 reg8*8 모듈이 필요한 이유가 슬레이브 모듈이 예를들어 온습도센서라 가정하였을때 온도,습도값들을 저장하기 위해서 필요한것인가요? 즉 슬레이브에서 마스터로 보내주는 데이터를 저장하기 위함인가요? 잘모르겠어서 질문드립니다. 항상 수준낮은 질문드려서 죄송합니다.
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
안녕하세요 SLVAE 컨트롤러에 대한 질문이 있습니다
page 184p에 라인 72~87까지의 설명이 이해가 가지 않아서 질문드립니다.master에게서 받은 scl,sda의 Positive/Negative Edge 정보를 이용하여 데이터를 처리를 하는건 이해가 됩니다. 하지만 외부에서 입력되는 신호여서 플립플롭을 3번 거친 데이터를 사용한다는게 이해가 가지 않아 질문드립니다!
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
안녕하세요 I2C Register 모듈에 대해서 질문이있습니다.
이 부분에서 reg_ren이 1일때 reg10에 저장된 값을 읽으려하는데 저의 생각에는 reg_ren값이 1이 되는 순간 reg_rdata값이 나올줄 알았는데 5ns뒤인 20ns뒤에 나오는걸 확인했습니다. 이런 타임딜레이는 하드웨어상 어쩔수없는 딜레이인가요?
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
SPI에서 Master 내의 miso 값 update 과정에서 질문있습니다.
안녕하세요. FPGA_intro_v16.pdf 파일 내의 chapter 6.2.3에서 질문이 있습니다.152-182 line에서,miso의 값을 update하는 과정에서, freq=100이라고 한다면, SLAVE_ID[7]이 update 된 후 SLAVE_ID[6]은 90 clock cycle 후에 update 되는 것으로 보입니다. 그 이후에는 200cycle마다 SLAVE_ID[6] ~ wdata[0]까지 주기적으로 update 되는 것으로 보입니다.제가 코드를 잘 해석한 것이 맞다면, SLAVE_ID[7]과 SLAVE[7] 사이에서만 주기성이 깨진(?) 것으로 보이는데 이는 ready state에서 data를 한 bit라도 미리 보내서 s_send에서 소모되는 clock cycle을 조금이라도 줄이기 위함인지, 다른 특별한 목적이 있는지, 저의 해석이 틀린 것인지 궁금하여 질문드립니다.
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
안녕하세요 i2c master 부분에 관련하여 질문있습니다.
reg scl_o;always @(posedge mclk or negedge reset)beginif(~reset) scl_o <= 1'b1;else scl_o <= s_idle ? 1'b1 :s_start_runw ? ((srw_cnt1==period2) ? ((srw_cnt2==5'd20) ? 1'b0 : ~srw_cnt2[0]) : scl_o) :s_runw ? (( rw_cnt1==period2) ? ((rw_cnt2 ==5'd19) ? 1'b0 : rw_cnt2[0]) : scl_o) :s_stop_runw ? ((prw_cnt1==period2) ? ((prw_cnt2==5'd19) ? 1'b0 : ((prw_cnt2>=5'd20)&&(prw_cnt2<=5'd22)) ? 1'b1 : prw_cnt2[0]) : scl_o) : s_start_runw ? ((srw_cnt1==period2) ? ((srw_cnt2==5'd20) ? 1'b0 : ~srw_cnt2[0]) : scl_o) :s_runw ? (( rw_cnt1==period2) ? ((rw_cnt2 ==5'd19) ? 1'b0 : rw_cnt2[0]) : scl_o) :이 부분에서 ~srw_cnt2[0] 부분과 rw_cnt2[0]부분을 왜 이렇게 설계하신건지 알수있을까요?
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
SPI Master 부분 질문입니다.
안녕하세요 좋은 자료로 많은 공부를 하고있습니다.제가 초보라 초보적인 질문임을 용서해주세요강의자료 45/98 SPI Master -4 부분을 보면125 LINES: SCK_CNT==FRQ ? 1'B0:SCK_CNT+1'B1;133 LINES: SCK_CNT==10'B0 > SCK_INDEX+1'B1:SCK_INDEX;라고 되어있는데요 강사님께서 의도하시는 바는 SCK_CNT==FREQ 에서 0을 만들고 동시에 SCK_CNT ==0이 되니까 SCK_INDEX 값을 하나 증가 시키고 싶은건 알겠는데요.두 해당 블럭이 각기 ALWAYS 문 안에 있어서 f/f이면 클락이 있을때 동시에 두 블럭이 동작하면 아래 130-134 LINES의 블럭은 SCK_CNT ==0이 되기 전에 벌써 판단을 함으로 SCK_INDEX +1 동작이 한 클락 뒤에 이루어 지는게 아닌가요? 원래는 동시에 이루어 지고 싶은 의도이나...동일한 질문 선상에서라인 141을 보시면 S_READY & READY_CNT==10'D0을 비교하는데요 이도 마찬가지로 의도는 S_READY 상태가 되면 0을 출력하겠다는 의도로 해석됩니다. 그런데 112 라인에서 더 빠르게 동작하여 READY_CNT값이 먼저 1이 증가하면 141 라인은 동작이 불가한거 아닌가 하는 복잡한 생각이 들어 혼란스럽습니다저런 문제는 걱정 안해도 되는 것인지 궁금합니다. 실제 로직을 구현하고 클락이 빨라지면 문제가 될 것 같기도 한데 혹시 저런것도 다 염두해 두고 로직을 설계해야하는것인지 FPGA를 시작하는 아기로써 겁먹고 문의드립니다.
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
I2C Master 모듈관련 질문입니다.
페이지 156쪽에 대한 질문입니다.scl신호를 생성하기 위한 카운터와 scl 반주기 counter 두개를 설계하신 이유가 궁금합니다. 아무리 읽어봐도 잘 이해가 안가서요 ㅠㅠ.. 그리고 3-1) start_runw부분을 한번만 더 자세하게 설명해주실수 있을까요?
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
memory configuration
Zybo z7-20으로 하고 있는데 Configuration Memory 과정에서 FSBL file이 필요하다고 합니다. 이 파일은 어디서 생성하나요?
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
UART, SPI구현
안녕하세요 강의 잘 보고 있습니다!다름이 아니라 저는 zybo 보드를 사용하고 있기 때문에 PS영역에서 PC와 시리얼 통신을 하고 AXI 통신으로 PL영역에서 data를 보내는 방식으로 사용하고 있습니다.제가 궁금한 것은 uart나 SPI 모듈을 따로 구현을 하면 해당 data를 바로 PL영역으로 보낼 수 있는지 궁금합니다!
- 해결됨Verilog FPGA Program 1 (Arty A7-35T)
SPI와 I2C의 차이
안녕하세요.I2C에 대해 공부를 하고 있던 와중에,직렬 통신 방식으로 대표적인 2가지가 I2C와 SPI가 있는데 어떤 상황에서는 SPI가 유리하고, 어떤 상황에서는 I2C 유리한가요?