STM32์์ DSP Library๋ฅผ ์ฌ์ฉํ์ฌ FFT๋ฅผ ๊ตฌํํฉ๋๋ค.
๊ฐ์ ์คํ ๊ธฐ๋ 50% ํ ์ธ ์ฟ ํฐ ์ ๊ณตํ์ฌ ๋๋ฆฝ๋๋ค.
์๋ ํ์ธ์.
Verilog๋ฅผ ์ด์ฉํ FPGA ํ์ฉ2 - DDR Controller
๊ฐ์๊ฐ ์คํ๋์์ต๋๋ค.
DDR Memory๋ ์์์ฒ๋ฆฌ์์ ๋งค์ฐ ์ค์ํ๊ฒ ์ฌ์ฉ๋ฉ๋๋ค.
์ด๋ฒ ๊ฐ์๋ DDR Memory Controller๋ฅผ ๊ตฌํํ๋ ๋ฐฉ๋ฒ์ ์์ฃผ ์์ธํ๊ฒ ์ค๋ช ํ๊ณ ์์ต๋๋ค.
Memory IP ์์ฑ
Memory IP Simulation ํตํ ๋์ ์ดํด
๋ฒ์ฉ์ผ๋ก ์ฌ์ฉ๊ฐ๋ฅํ User Interface Logic ์ค๊ณ
User Interface Logic์ ์ด์ฉํ Memory ์ ์์ญ read/write test
User Interface Logic์ ์ด์ฉํ Frame Buffer ๊ตฌํ
๋ณธ ๊ฐ์๋ฅผ ํตํ์ฌ DDR Memory Controller๋ฅผ Master ํ ์ ์๋๋ก ๊ตฌ์ฑํ์์ต๋๋ค.
๊ฐ์ ์คํ ๊ธฐ๋ ์ผ๋ก 5์ผ๊ฐ 50% ํ ์ธ ์ฟ ํฐ์ ์ ๊ณตํ์ฌ ๋๋ฆฝ๋๋ค.
๋ณธ ๊ฐ์๋ฅผ ํตํ์ฌ ๋ง์ ๋ถ๋ค์๊ฒ ์ ์ตํ ์๋ฃ๊ฐ ๋ ์ ์๊ธธ ๊ธฐ๋ํฉ๋๋ค.
์ถ์ด ๋ ์จ์ ๊ฑด๊ฐ ์ ์ํ์๊ณ
ํ์๋ ์ผ๋ค ๊ฐ์ด๋ฐ ์ข์ ์ผ๋ค์ด ๊ฐ๋ํ๊ธธ ๊ธฐ์ํฉ๋๋ค.
๊ฐ์ฌํฉ๋๋ค.