FPGA 구현을 위한 RISC-V CPU 설계 ③ RV32I 40개 명령어 Full CPU 직접 만들기

CPU와 RISC-V를 공부하다 보면 명령어의 기능은 이해했지만, “이 명령어들이 실제 하드웨어에서는 어떻게 실행되는가?”, “직접 설계한 CPU가 정말 올바르게 동작한다고 어떻게 확인할 수 있는가?”라는 지점에서 어려움을 느끼게 됩니다. 시중의 많은 자료가 ISA 설명이나 간단한 CPU 예제에 머무르고, 완성된 IP를 사용하는 경우도 많아 CPU를 직접 설계하고 검증하여 실제 FPGA에서 프로그램을 실행하는 전체 과정을 경험하기는 쉽지 않습니다. 저는 시스템반도체 분야에서 오랜 기간 연구개발과 사업을 경험하고, 현재 대학에서 반도체 설계와 FPGA를 교육하면서 이러한 학습의 간극을 많이 보아 왔습니다. 그래서 이 과정은 완성된 CPU를 제공하고 동작만 확인하는 방식이 아니라, “RV32I 명령어를 실행하려면 어떤 하드웨어가 필요한가?”라는 질문에서 출발하여 CPU 구조를 White Box 방식으로 직접 설계하도록 구성했습니다. Volume 3에서는 Volume 2의 TinyRV32I를 기반으로 RV32I 40개 명령어를 사용하는 Full-Version 32비트 CPU로 확장합니다. 데이터패스와 Decoder, Branch·Jump, Byte/Halfword Memory Access를 확장하고, Forwarding과 Load-Use Interlock을 구현하여 5단 Pipeline이 데이터 의존성을 스스로 처리하도록 합니다. 이어 CSR, Exception, Interrupt, Trap, MRET을 통합하여 정상적인 프로그램 실행뿐 아니라 예외와 외부 사건까지 처리할 수 있는 CPU를 완성합니다. 설계는 RTL Simulation에서 끝나지 않습니다. 실제 프로그램을 CPU에서 실행하고 Spike Reference Model과 결과를 비교하며, RISC-V Architecture Compatibility Test의 목적과 수행·판정 과정을 실제 검증 사례를 통해 학습합니다. 마지막에는 검증한 CPU를 Arty S7-25 FPGA에 구현하여 Switch와 Button의 입력을 받아 프로그램을 실행하고 결과를 LED로 출력하는 것까지 확인합니다. 이 강의가 해결하고자 하는 문제는 단순히 RISC-V 명령어를 더 많이 아는 것이 아닙니다. 명령어 → CPU 아키텍처 → Verilog RTL → Pipeline 제어 → 프로그램 실행 → 표준 기반 검증 → FPGA 실제 동작을 하나의 흐름으로 연결하여, 수강생이 CPU 내부 구조를 근본적으로 이해하고 직접 설계·검증할 수 있는 엔지니어링 역량을 갖추도록 하는 것이 목표입니다.