FPGA 구현을 위한 RISC-V CPU 설계 ② 5단 파이프라인 TinyRV32I 직접 만들기

RISC-V 명령어의 동작 원리에서 출발하여 5단 파이프라인 구조의 32비트 CPU를 직접 설계하고, Verilog RTL 구현부터 시뮬레이션 검증, FPGA 실물 실행까지 완성하는 실전 CPU 설계 과정입니다. RV32I 40개 명령어 중 CPU의 핵심 구조를 학습하는 데 필요한 14개 명령어를 선정하여 TinyRV32I를 단계적으로 구축합니다. 데이터패스, 파이프라인 레지스터, ALU와 제어회로, Branch, Hazard, Stall·Flush, Memory-Mapped I/O 등 실제 CPU를 구성하는 핵심 구조를 직접 설계하고 검증합니다. 강의에 사용되는 Verilog RTL, Testbench, Assembly 프로그램, Memory Image, FPGA 제약 파일을 제공하며, 최종적으로 Arty S7-25 FPGA에서 자신이 설계한 CPU로 실제 프로그램을 실행합니다. 본 과정은 여기서 끝나지 않습니다. TinyRV32I를 통해 CPU의 핵심 구조를 완성한 뒤, 후속 과정에서 RV32I 40개 명령어 전체를 지원하는 Full RV32I CPU로 확장하는 단계적 CPU 설계 시리즈로 이어집니다.