RISC-V CPU 설계 이론 완성 | RV32I 명령어부터 5단 파이프라인과 Hazard까지

RISC-V RV32I 명령어 집합부터 5단 파이프라인 CPU의 내부 구조까지 체계적으로 학습합니다. Datapath, Control Signal, Pipeline Register의 동작 원리와 Forwarding, Stall, Flush 등 Hazard 처리 메커니즘을 사이클 단위로 분석하여, Verilog RTL 설계와 FPGA 구현의 이론적 기반을 완성합니다.