TASKMAN 예제를 돌리려는데 다음과 같은 문제가 발생합니다. Description Resource Path Location Type 'caddr_t' undeclared (first use in this function) sysmem.c /01_TASKMAN/Src line 76 C/C++ Problem 검색해보니, https://community.st.com/t5/stm32cubeide-mcus/how-do-i-load-stm32cube-fw-g4-v1-5-0-examples-into-stm32cubeide/m-p/582818 void * 로 대체 하거나 <sys/types.h> include 하라는것 같은데 예제에 업데이트가 되야 할것 같아 문의 드립니다.
설계독학맛비's 실전 FPGA를 이용한 HW 가속기 설계 (LED 제어부터 Fully Connected Layer 가속기 설계까지)
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요. 맛비님. 항상 강의 잘 보고 있습니다. 실습을 따라하던 과정 중 어드레스 맵 부분이 달라서 확인해보니 ip를 생성할 때 Base Address와 Size가 다릅니다. 그런데 문제는 Base Address를 강제로 수정하고 IP Package를 다시 만들어서 Auto connection을 하면 다음과 같은 에러가 나옵니다. 무엇이 문제인지 모르겠습니다. 버전은 2022.2를 사용하고 있습니다.
설계독학맛비's 실전 Verilog HDL Season 1 (Clock부터 Internal Memory까지)
================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 저번 강의에서는 우분투 버전이 20이었는데, 이번 강의에서는 18입니다. 새로 wsl을 깔아야 하나요?
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 강사님, 안녕하세요! 아래의 내용은 강사님께서 다른 분의 질문에 답변 해주신 부분인데 이해가 안되서 질문 남깁니다. (1)번을 처리하고 난 후, (2)(3)번을 한번에 페치하여 처리할 것을 짐작할 수 있겠죠. 그렇기에 (2)번 라인을 실행할 때는 페치를 건너뛸 것(쉬고 간다는 뜻)을 예상할 수 있을 겁니다. (1)thumb2 명령어(32비트 명령어) (2)thumb 명령어(16비트 명령어) (3)thumb 명령어(16비트 명령어) (4)thumb2 명령어(32비트 명령어) cortex-m4에서 명령어 fetch 단위가 32bit인가요? 파이프라인 구조에서 1 clock마다 메모리에서 32bit를 fetch 하는 게 맞나요? 2-1. 이때 16bit thumb2 명령어 2개라면 각각의 명령어가 decode → execute가 진행되는건가요? 위 답변에서 (1)번 라인을 실행(즉, (2)번 라인을 decode))할 때 페치를 건너 뛰는게 아닌가요? 답변 부탁드립니다.
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안녕하세요~ [FPGA 8장] HW IP 를 제어하기 위한 AXI4-Lite Interface 이해하기 - 실습편을 ZYNQ UltraScale+ MPSoC 가 내장되어 있는 ZCU102 보드를 이용하여 따라하고 있는데 ZYNQ7 시리즈와 IP가 상이 하여 다음과 같이 문의 드립니다. MPSoC의 경우 ZYNQ IP 를 보면 ZYNQ7처럼 DDR과 FIXED_IO가 없습니다. MPSoC는 DDR과 FIXED_IO를 어떻게 처리해야 하나요? Run Block Automation을 할 경우 다음과 같이 AXI 인터페이스가 1개 더 생겨납니다. M_AXI_HPM0_FPD, M_AXI_HPM1_FPD maxihpm0_fpd_aclk, maxihpm1_fpd_aclk 둘 다 AXI4 IP에 연결하면 되는 건가요? 보드 파일을 가지고 Create HDL Wrapper를 이용하여 Wrapper 파일을 만들었는데 Wrappe 베릴로그 소스코드를 보면 동영상과 달리 아무 내용이 없습니다. 상관없는 건가요? 위와 같은 이유로 비트스트림 및 XSA 파일이 제대로 생성 되지 않습니다. MPSoC를 이용하여 AXI4 강의를 따라할 수 있는 방법이 있을까요?
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안녕하세요 맛비님 simple_bram_ctrl.v 모듈에 질문이 있습니다! memory I/F input/output port 정의하는 부분에서 q0를 input으로 두셨는데 마지막 줄에 보니까 output port o_mem_data 에 input port q0를 할당하셨더라고요. 이렇게 해도 코드 상 문제가 없을까요? ================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ==================
안녕하세요 HDL 32 장 1부 4분 30초쯤에 설명에 대한 표현이 헷갈리는 부분이 있어 질문을 올립니다. 이전 시즌 1의 20장에서 BRAM 을 설명하실때 BRAM 을 설계할때 F/F 을 사용하므로 1cycle delay 가 있다고 하셨습니다. 그렇다면 마찬가로 우리가 axi4-lite 의 register 는 flip flop 으로 구성되어있으므로 바로 준비가 되는것이 아닌 1cycle delay 가 있어야 하는 것 아닌가요? 다시 말해 BRAM 의 write, BRAM 의 read 그리고 AXI4-lite read 모두 flip flop 으로 구성 되어있으므로 address 가 들어오면 다음 posedge clk (1cycle delay) 에서 data 를 보내는것 (세가지 각각 we == 1, we ==0, AR HS == 1 인경우) 아닌가요?
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안녕하세요. 맛비님. AMBA 인터페이스에 대해서 Overview 느낌으로 이것 저것 찾아보고 있는데요. 궁금증이 있어 질문드립니다. AXI4-Lite와 APB 인터페이스가 Peripheral Register를제어하는 용도로 보통 사용되는 것으로 알고 있는데요. 둘 중에 선택권이 주어진다면, 어떤 점을 보고 선택해야 할까요? 장단점이 궁금합니다. SoC를 구성할 때 AHB - Bridge - APB로 시스템을 구성하는 블록도는 많이 볼 수 있는데, AXI와 다른 인터페이스를 혼용하거나 하는 경우는 본 적이 없어서요. 혹시 버스 아키텍쳐를 설계하는 관점에서 참고할만한 자료가 있을까요? AHB vs AXI4는 찾아보면 자료가 꽤 나오는 것 같은데, APB와 AXI4-Lite를 비교하는 자료는 별로 없네요.ㅠㅠ 감사합니다.
우선 저는 비전공자이며 웹 개발을 공부하고 현재는 IT 계열 회사에 취업하였습니다 물론 개발쪽 회사는 아니지만 제가 시스템 소프트웨어 개발쪽에 흥미가 생겼고 마침 이러한 강의가 나왔네요 제가 로드맵을 따라 수강 후 시스템 소프트웨어 개발자로 새로 취업하기 위해선 제가 어떠한 것을 더 해야하나요? 배운 내용을 바탕으로 따로 결과물을 만들어야 하나요?
- 학습 관련 질문을 남겨주세요. 상세히 작성하면 더 좋아요! - 먼저 유사한 질문이 있었는지 검색해보세요. - 서로 예의를 지키며 존중하는 문화를 만들어가요. - 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. 강사님 안녕하세요? 위의 질문과 유사하지만 더 명확하게 하고 싶어 질문 남깁니다. 강의에서 CORTEX-M 시리즈는 명령어를 항상 32bit 단위로 fetch. 여기서 1)명령어가 Thumb-2 32bit이면 명령어 1개가 실행. 2)명령어가 Thumb or Thumb-2 16bit 명령이면 명령어 2개가 동시에(순차적으로) 실행. 제가 이해한게 맞을까요?3)32bit 단위로 fetch하니깐 PC 레지스터의 값은 항상 4씩 증가하나요? 감사합니다.
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================= 현업자인지라 업무때문에 답변이 늦을 수 있습니다. (길어도 만 3일 안에는 꼭 답변드리려고 노력중입니다 ㅠㅠ) 강의에서 다룬 내용들의 질문들을 부탁드립니다!! (설치과정, 강의내용을 듣고 이해가 안되었던 부분들, 강의의 오류 등등) 이런 질문은 부담스러워요.. (답변거부해도 양해 부탁드려요) 개인 과제, 강의에서 다루지 않은 내용들의 궁금증 해소, 영상과 다른 접근방법 후 디버깅 요청, 고민 상담 등.. 글쓰기 에티튜드를 지켜주세요 (저 포함, 다른 수강생 분들이 함께보는 공간입니다.) 서로 예의를 지키며 존중하는 문화를 만들어가요. 질문글을 보고 내용을 이해할 수 있도록 남겨주시면 답변에 큰 도움이 될 것 같아요. (상세히 작성하면 더 좋아요! ) 먼저 유사한 질문이 있었는지 검색해보세요. 잠깐! 인프런 서비스 운영 관련 문의는 1:1 문의하기를 이용해주세요. ================== 안녕하세요 맛비님. 설치 영상을 보면서 2022.2 버전 설치를 해봤습니다. 그런데 vivado를 실행하는 것까지는 되는데 새로운 블록도를 만들기 위해서 ip를 올리기만 하면 vivado가 멈추면서 어떤 것도 할 수 없는 오류(?)가 발생하고 있습니다. (zynq 프로세서 ip를 올리니 vivado 화면이 멈춰서 작업 관리자에서 강제 종료 밖에 안되네요) 그래서 무슨 오류인지 몰라서 아예 다운 받았던 것들을 전부 지우고 새로 재설치를 해보고 싶습니다. 그런데 제가 리눅스를 사용해보는 것이 처음 인지라 삭제를 하려면 어떤 것을 삭제 해야 하는지, 우분투도 삭제 해야 하는 건지, mobaxterm도 삭제 해야 되는 건지 모르겠더라고요. 허접한 질문이지만 혹시 삭제 과정도 알려주시면 감사하겠습니다ㅠ
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Failed to open handle xvlog.log , Failed to open handle xelab.log 라고 뜹니다. 소스 코드도 추가 작성하였습니다. root로 들어가서 해봤을 경우 아래와같은 오류가 뜹니다. 무엇이 문제일까요?.. 우선 vivado 실행을 할 경우는 잘 작동합니다. 하지만 ./build에서 오류가 뜨는 상황입니다.
