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해결됨
실전! FastAPI 입문
POST API 첫번째 강의에서 main.py의 52번 줄에 request를 dict() 형식으로 꼭 맞춰 주어야하나요?? 출력은 request >> id=4 contents='aaa' is_done=True request.dict() >> {'id': 4, 'contents': 'aaaa', 'is_done': True} 이렇게 되는데, 그냥 request 만 써도 swagger UI에서 보았을 땐 똑같이 dict 형식으로 들어오더라구요. 궁금해서 문의드립니다.
해결됨
(2026 최신!) 일주일만에 합격하는 정보처리기사 실기
안녕하세요, 선생님. 매번 유튜브에 빠르게 강의 복원 및 풀이해주셔서, 너무나 감사드립니다! 유튜브 영상과 댓글에서 25년 실기 풀이 풀버전 업로드 일정을 찾지 못하여 부득이 문의드립니다...! 감사합니다 :)
해결됨
데이터 분석 입문자를 위한 기초 파이썬 with ChatGPT
안녕하세요. 김판다 강사님을 보조하는 이조교 입니다. 저는 강사님 개인 메일로 도착한 질문들을 정리해, 다른 수강생분들께도 도움이 되도록 질문 게시판에 깔끔하게 편집해 올리고 있습니다. 개인 메일( pandakimt@gmail.com )로 질문하셔도, 강사님이 활발히 답변해드립니다. 제목: 구글 코랩에서는 셀마다 변수 값을 다시 정의해야 하나요? 구글 코랩에서는 셀마다 변수 값을 다시 정의해야 하나요? 아니면 첫 번째 셀에서 x = 10 이라고 하면, 두 번째 셀에서도 x 를 그대로 쓸 수 있나요?
해결됨
남박사의 파이썬으로 실전 웹사이트 만들기
혹시 전체 코드 공개되어 있나요? 코드 참고하고자 합니다. 감사합니다.
미해결
[리뉴얼] 처음하는 파이썬 데이터 분석 (쉽게! 전처리, pandas, 시각화 전과정 익히기) [데이터분석/과학 Part1]
현재 강의 수강 중에 참고 엑셀 파일들을 활용하여 실습을 진행할려고하는데 강의 7에서 다운 받은 자료에서 COVID-19-master 관련 등 자료들이 누락된거 같아서 혹시 별도 첨부파일이 있는지 아니면 강의 28부터 실습에 사용하는 참고 자료들을 별도로 받을 수 있을까요 ?
미해결
[PL 0303] 데이터 시각화를 위한 파이썬 - 맷플롯립 마스터 클래스
안녕하세요, Part 3, 4 (Chap 12 - 18) 강의가 보이지 않는데 추후 업로드 예정일까요?
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 맛비님 🙂 정말 하나부터 열까지 많이 배우고 있습니다 ! 맛비님께서 공사가 다망하시고 강의 방향성과 좀 다른 것 같아 답변을 바란다기보단 bug의심 report라고 봐주시면 감사하겠습니다. 늘 많이 배우고 있습니다 *^^* [1. 질문 챕터] : HDL 39장(WMDA) [2. 질문 내용] : 맛비님 코드를 이용하며 이것 저것 바꿔보고 실험도 해보고 있는데요. 실험 중 write_timeout error가 report 되었습니다. 해당 Test case를 dump해보니 다음과 같은 issue가 있었는데요. (아래 그림 참고 부탁 드립니다.) 문제 상황: r_burst_len_aw가 1인 경우 아직 fifo를 거치지 않아 AWLEN_w의 값이 업데이트 되지 않았는데 그 기간 동안 w_hs가 발생하여 is_burst_done_w가 1'b1로 toggle되지 않고 이에 last b chanel transaction이 일어나지 않음.
해결됨
실리콘밸리 엔지니어가 가르치는 파이썬 기초부터 고급까지
소리만 나오고 영상이 안나오는데, 이건 인프런 문제인가요?
미해결
파이썬으로 시작하는 머신러닝+딥러닝(sklearn을 이용한 머신러닝부터 TensorFlow, Keras를 이용한 딥러닝 개발까지)
이론 자료 파일은 받을 수 없나요?
해결됨
[왕초보] [누적 5,000명+] Python 프로그래밍 기초 완성 로드맵
set1.update([11,13]) print(set1)의 경우 출력값이 {1,2,3,4,5,6,11,13}으로 나오는데 [11,13]은 리스트의 요소값이니 {1,2,3,4,5,6,[11,13]}로 이해하고 답변을 예상했으나 틀렸습니다. 학습에서 어떤 부분이 오류일까요? 도움 부탁 드립니다.
해결됨
[왕초보] [누적 5,000명+] Python 프로그래밍 기초 완성 로드맵
딕셔너리의for 반복자문은 변수가 항상 키 값으로 고정되어 활용되므로 다음줄에 들여쓰기 후 반복하고자 하는 내용을 생성할 때고 변수인 키값을 활용한 내용만 생성 가능한가요?
해결됨
[왕초보] [누적 5,000명+] Python 프로그래밍 기초 완성 로드맵
클래스의 생성자 강의 내용 중에서, 1. 젤리 리스트 형식에서 jelly=[teddy_jelly('red', 'strawberry'), teddy_jelly('yellow','lemon')]의 teddy_jelly('red', 'strawberry') 이 부분은 함수의 인수로 이해하면 될까요. 그것을 젤리라는 변수에 담은 것으로요. 2. 그리고 jelly인스턴스 속성에 접근하는 방법에서 print(jelly[0].color)는 위의 리스트에서 0번째 위치의 color값을 의미할텐데 .color의 형식이 함수의 표기와 비슷합니다. 이 부분이 맨 위 매소드 작성 시 self.color=color라고 작성한 부분과 관련이 있는지, 아니면 그냥 단순 작성 규칙인 지 질문드립니다.
해결됨
세계 대회 진출자가 알려주는 코딩테스트 A to Z (with Python)
안녕하세요, 코드 마지막에 순열의 중복 제거를 위한 로직을 for i in range(...): ans //= fact(S.count(chr(i))) 아래처럼 직접 분모를 먼저 구하는 방식으로 구현하고 대입했는데 채점에서 풀이가 틀렸다고 나옵니다. deno = 1 for i in range(...): deno *= S.count(chr(i))) ans = int(ans/deno) 순열 공식상 순열의 개수 ans/deno는 항상 정수가 나옴이 자명함에도 왜 //=를 써야 정답이 되는지 궁금합니다.
미해결
코딩테스트 [ ALL IN ONE ]
그래프 1번 문제는 for문 2번을 사용하는데 그래프 2번은 왜 for문을 2번을 안하는걸까??
미해결
파이썬 무료 강의 (기본편) - 6시간 뒤면 나도 개발자
현재 비전검사 프로젝트를 맡고 있어서 파이썬 기본부터 다지고 있습니다. 혹시 모든 로드맵을 다 완주 해야 하는지요? 기본편 듣고 바로 openCV, 딥러닝 들어도 상관없을까요?
미해결
퇴근 2시간 당기는 자동화, 코딩 몰라도 됩니다
지피티 프롬프트에 어떤 명령을 넣어서 메일로 받는 리포트를 구성했는지 궁금합니다.
해결됨
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요! 해당 모듈에 대한 테스트벤치 코드를 system verilog 코드로 구현하셨는데 특별히 이유가 있는지 여쭤보고 싶습니다! .v 로 테스트벤치 만들고 싶은데, 다른 수업때처럼 tb_모듈명.v 만들어서 vivado 시뮬레이션 돌려도 무관한지 궁금합니다. 제가 오랜만에 해당 부분(axi4 stream)을 다시 듣는 중입니다. 혹시 이전 수업들에서 설명하셨던 내용이라면 죄송합니다..
해결됨
(2026 최신!) 일주일만에 합격하는 정보처리기사 실기
혹시 없어졌는지 궁금해요
미해결
마인크래프트 게임을 활용한 파이썬 프로그래밍 완벽 이해
raspberryjuice, spigot이 다운로드가 전혀 안돼요
미해결
설계독학맛비's 실전 Verilog HDL Season 2 (AMBA AXI4 완전정복)
안녕하세요 🙂 안녕하세요, 맛비님 강의 잘 듣고 AXI 프로토콜 실습 중인 대학원생입니다. 현재 Xilinx AXI VIP를 사용해 DUT(Master)를 검증하고 있는데, WREADY 신호가 시스템 클록(ap_clk)과 맞지 않게 토글되는 현상을 관찰했습니다. 현상 요약: AXI VIP 환경에서 슬레이브 측 WREADY 신호 생성을 RANDOM 모드를 사용하고 있습니다. " rgen.set_ready_policy(XIL_AXI_READY_GEN_RANDOM);" 이 설정을 사용하자, VIP가 생성하는 m00_axi_wready 신호가 저희 DUT의 시스템 클럭(ap_clk)과 동기화되지 않은 상태로 토글되는 것을 확인했습니다. 즉, WREADY가 클럭 엣지에 맞지 않게 변경되면서, 의도치 않은 시점에 WVALID && WREADY 조건이 만족되어 w_hs (write handshake)가 발생하게 됩니다. 결과적으로 클록 엣지 기준으로는 WREADY = 0이어야 하는데, δ‑사이클(글리치) 동안 1로 인식되는 문제가 생깁니다. 질문: 위와 같은 상황에서 2가지 질문이 있는데요, 1. PS(혹은 PL)의 DRAM 데이터를 AXI를 통해 PL영역(제가 설계한 DMA)으로 전송할 때, 위와 같은 WREADY 글리치가 FPGA 상 혹은 실제 ASIC 칩을 찍는다고 했을 때 실제로 발생하는 현상인가요? 2. 현업에서는 이러한 경우가 발생한 경우에 어떻게 해결하는지 궁금합니다. (AXI4 protocol 사용 혹은 일반적인 signal) (추가로 좀 찾아보니 synchronizer를 사용해 latch한다고 하는데 AXI4 protocol에는 적합하지 않다고 판단됩니다.)
